Catatan Rilis IP Intel® FPGA Ethernet 25G
Panduan Pengguna
Catatan Rilis IP Intel FPGA Ethernet 25G (Perangkat Intel Agilex)
Versi Intel® FPGA IP cocok dengan versi perangkat lunak Intel Quartus® Prime Design Suite hingga v19.1. Dimulai pada perangkat lunak Intel Quartus Prime Design Suite versi 19.2, Intel FPGA IP memiliki skema versi baru.
Nomor versi Intel FPGA IP (XYZ) dapat berubah dengan setiap versi perangkat lunak Intel Quartus Prime. Perubahan dalam:
- X menunjukkan revisi besar dari IP. Jika Anda memperbarui perangkat lunak Intel Quartus Prime, Anda harus membuat ulang IP.
- Y menunjukkan IP menyertakan fitur baru. Regenerasi IP Anda untuk memasukkan fitur-fitur baru ini.
- Z menunjukkan IP mencakup perubahan kecil. Regenerasi IP Anda untuk menyertakan perubahan ini.
1.1. IP FPGA Intel 25G Ethernet v1.0.0
Tabel 1. v1.0.0 2022.09.26
| Versi Intel Quartus Prime | Keterangan | Dampak |
| 22.3 | Menambahkan dukungan untuk rangkaian perangkat Intel Agilex™ F-tile. • Hanya kecepatan kecepatan 25G yang didukung. • Protokol Waktu Presisi 1588 tidak didukung. |
— |
Perusahaan Intel. Seluruh hak cipta. Intel, logo Intel, dan merek Intel lainnya adalah merek dagang dari Intel Corporation atau anak perusahaannya. Intel menjamin kinerja produk FPGA dan semikonduktornya dengan spesifikasi terkini sesuai dengan garansi standar Intel, tetapi berhak untuk membuat perubahan pada produk dan layanan apa pun kapan saja tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban yang timbul dari aplikasi atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali secara tegas disetujui secara tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan spesifikasi perangkat versi terbaru sebelum mengandalkan informasi yang dipublikasikan dan sebelum melakukan pemesanan produk atau layanan. *Nama dan merek lain dapat diklaim sebagai milik orang lain.
Bahasa Indonesia
9001:2015
Terdaftar
Catatan Rilis IP Intel FPGA Ethernet 25G (Perangkat Intel Stratix 10)
Jika catatan rilis tidak tersedia untuk versi IP tertentu, IP tidak memiliki perubahan pada versi tersebut. Untuk informasi tentang rilis pembaruan IP hingga v18.1, lihat Catatan Rilis Pembaruan Intel Quartus Prime Design Suite.
Versi Intel FPGA IP cocok dengan versi perangkat lunak Intel Quartus Prime Design Suite hingga v19.1. Dimulai pada perangkat lunak Intel Quartus Prime Design Suite versi 19.2, Intel
FPGA IP memiliki skema versi baru.
Nomor versi Intel FPGA IP (XYZ) dapat berubah dengan setiap versi perangkat lunak Intel Quartus Prime. Perubahan dalam:
- X menunjukkan revisi besar dari IP. Jika Anda memperbarui perangkat lunak Intel Quartus Prime, Anda harus membuat ulang IP.
- Y menunjukkan IP menyertakan fitur baru. Regenerasi IP Anda untuk memasukkan fitur-fitur baru ini.
- Z menunjukkan IP mencakup perubahan kecil. Regenerasi IP Anda untuk menyertakan perubahan ini.
Informasi Terkait
- Catatan Rilis Pembaruan Intel Quartus Prime Design Suite
- Arsip Panduan Pengguna IP Intel Stratix®25 FPGA Ethernet 10G
- 25G Ethernet Intel Stratix® 10 FPGA IP Desain Example Arsip Panduan Pengguna
- Kesalahan untuk IP Intel FPGA Ethernet 25G di Basis Pengetahuan
2.1. IP FPGA Intel 25G Ethernet v19.4.1
Tabel 2. v19.4.1 2020.12.14
| Versi Intel Quartus Prime | Keterangan | Dampak |
| 20.4 | Pembaruan pemeriksaan panjang pada frame VLAN: • Pada versi sebelumnya dari IP Intel FPGA Ethernet 25G, kesalahan bingkai berukuran besar terjadi ketika kondisi berikut terpenuhi: 1.VLAN A. Deteksi VLAN diaktifkan. B. IP mentransmisikan/menerima frame dengan panjang sebesar panjang frame maksimum TX/RX ditambah 1 hingga 4 oktet. 2. SVLAN A. Deteksi SVLAN diaktifkan. B. IP mentransmisikan/menerima frame dengan panjang sebesar panjang frame maksimum TX/RX ditambah 1 hingga 8 oktet. • Dalam versi ini, IP diperbarui untuk memperbaiki perilaku ini. |
— |
| Memperbarui akses antarmuka yang dipetakan memori Avalon® ke antarmuka status_* untuk mencegah batas waktu yang dipetakan memori Avalon selama pembacaan ke alamat yang tidak ada: • Dalam versi IP Intel FPGA Ethernet 25G sebelumnya, pembacaan antarmuka yang dipetakan memori Avalon ke alamat yang tidak ada pada antarmuka status_* akan menegaskan status_waitrequest hingga permintaan master yang dipetakan memori Avalon habis. Masalahnya sekarang telah diperbaiki untuk tidak menahan permintaan tunggu ketika alamat yang tidak ada diakses. |
— | |
| Varian yang mendukung RS-FEC kini mendukung throughput 100%. | — |
2.2. IP FPGA Intel 25G Ethernet v19.4.0
Tabel 3. v19.4.0 2019.12.16
| Versi Intel Quartus Prime | Keterangan | Dampak |
| 19.4 | perubahan perilaku rx_am_lock: • Pada versi IP FPGA Intel 25G Ethernet sebelumnya, sinyal rx_am_lock berperilaku sama seperti rx_block_lock di semua varian. • Dalam versi ini, untuk varian IP yang mendukung RSFEC, rx_am_lock sekarang menegaskan kapan kunci penyelarasan tercapai. Untuk varian yang tidak mendukung RSFEC, rx_am_lock masih berperilaku sama seperti rx_block_lock. |
Sinyal antarmuka, rx_am_lock, berperilaku berbeda dari versi sebelumnya untuk varian yang mendukung RSFEC. |
| Memperbarui Paket Awal RX MAC: • Pada versi sebelumnya, RX MAC hanya memeriksa karakter START untuk menentukan awal paket. • Dalam versi ini, RX MAC sekarang memeriksa paket masuk untuk Start of Frame Delimiter (SFD), selain karakter START secara default. • Jika mode pass-through pembukaan diaktifkan, MAC hanya memeriksa karakter START untuk memungkinkan pembukaan khusus. |
— | |
| Menambahkan register baru untuk mengaktifkan pemeriksaan pembukaan: • Pada register RX MAC, register pada offset 0x50A [4] dapat ditulis ke 1 untuk mengaktifkan pemeriksaan pembukaan. Register ini adalah "tidak peduli" ketika pembukaan pembukaan diaktifkan. |
— |
2.3. IP FPGA Intel 25G Ethernet v19.3.0
Tabel 4. v19.3.0 2019.09.30
| Versi Intel Quartus Prime | Keterangan | Dampak |
| 19.3 | Untuk varian MAC+PCS+PMA, nama modul pembungkus transceiver kini dibuat secara dinamis. Hal ini mencegah tabrakan modul yang tidak diinginkan jika beberapa contoh IP digunakan dalam suatu sistem. | — |
2.4. IP FPGA Intel 25G Ethernet v19.2.0
Tabel 5. v19.2.0 2019.07.01
| Versi Intel Quartus Prime | Keterangan | Dampak |
| 19.2 | Desain Exampfile untuk IP Intel FPGA Ethernet 25G: • Memperbarui opsi kit pengembangan target untuk perangkat Intel Stratix® 10 dari Intel Stratix 10 L-Tile GX Transceiver Signal Integrity Development Kit ke Intel Stratix 10 10 GX Signal Integrity L-Tile (Produksi) Kit Pengembangan. |
— |
2.5. IP FPGA Intel 25G Ethernet v19.1
Tabel 6. v19.1 April 2019
| Keterangan | Dampak |
| Menambahkan fitur baru—Mode adaptif untuk Adaptasi RX PMA: • Menambahkan parameter baru—Aktifkan pemicuan adaptasi otomatis untuk mode RX PMA CTLE/DFE. |
Perubahan ini bersifat opsional. Jika Anda tidak mengupgrade inti IP Anda, maka tidak ada fitur baru ini. |
| Mengganti nama parameter Aktifkan Altera Debug Master Endpoint (ADME) menjadi Aktifkan Titik Akhir Master PHY Debug Asli (NPDME) sesuai rebranding Intel dalam perangkat lunak Intel Quartus Prime Pro Edition. Software Intel Quartus Prime Standard Edition masih menggunakan Enable Altera Debug Master Endpoint (ADME). | — |
2.6. IP FPGA Intel 25G Ethernet v18.1
Tabel 7. Versi 18.1 September 2018
| Keterangan | Dampak |
| Menambahkan fitur baru—PMA Pilihan: • Menambahkan parameter baru—Varian Inti. |
Perubahan ini bersifat opsional. Jika Anda tidak memutakhirkan inti IP Anda, ia tidak memiliki fitur-fitur baru ini. |
| • Menambahkan sinyal baru untuk Antarmuka Protokol Waktu Presisi 1588—latency_sclk. | |
| Desain Exampfile untuk IP Intel FPGA Ethernet 25G: Mengganti nama opsi kit pengembangan target untuk perangkat Intel Stratix 10 dari Stratix 10 GX FPGA Development Kit menjadi Stratix 10 L-Tile GX Transceiver Signal Integrity Development Kit. |
— |
Informasi Terkait
- Panduan Pengguna 25G Ethernet Intel Stratix 10 FPGA IP
- Desain IP Intel Stratix 25 FPGA 10G Ethernet Example Panduan Pengguna
- Kesalahan untuk inti IP Ethernet 25G di Basis Pengetahuan
2.7. IP FPGA Intel 25G Ethernet v18.0
Tabel 8. Versi 18.0 Mei 2018
| Keterangan | Dampak |
| Rilis awal untuk perangkat Intel Stratix 10. | — |
2.8. Arsip Panduan Pengguna IP 25G Ethernet Intel Stratix 10 FPGA
Versi IP sama dengan versi perangkat lunak Intel Quartus Prime Design Suite hingga v19.1. Dari perangkat lunak Intel Quartus Prime Design Suite versi 19.2 atau lebih baru, inti IP memiliki skema versi IP baru.
Jika versi inti IP tidak terdaftar, panduan pengguna untuk versi inti IP sebelumnya berlaku.
| Versi Intel Quartus Prime | Versi Inti IP | Panduan Pengguna |
| 20.3 | 19.4.0 | Panduan Pengguna 25G Ethernet Intel Stratix 10 FPGA IP |
| 20.1 | 19.4.0 | Panduan Pengguna 25G Ethernet Intel Stratix 10 FPGA IP |
| 19.4 | 19.4.0 | Panduan Pengguna 25G Ethernet Intel Stratix 10 FPGA IP |
| 19.3 | 19.3.0 | Panduan Pengguna 25G Ethernet Intel Stratix 10 FPGA IP |
| 19.2 | 19.2.0 | Panduan Pengguna 25G Ethernet Intel Stratix 10 FPGA IP |
| 19.1 | 19.1 | Panduan Pengguna 25G Ethernet Intel Stratix 10 FPGA IP |
| 18.1 | 18.1 | Panduan Pengguna 25G Ethernet Intel Stratix 10 FPGA IP |
| 18.0 | 18.0 | Panduan Pengguna 25G Ethernet Intel Stratix 10 FPGA IP |
2.9. Desain IP Intel Stratix 25 FPGA 10G Ethernet Example Arsip Panduan Pengguna
Versi IP sama dengan versi perangkat lunak Intel Quartus Prime Design Suite hingga v19.1. Dari perangkat lunak Intel Quartus Prime Design Suite versi 19.2 atau lebih baru, inti IP memiliki skema versi IP baru.
Jika versi inti IP tidak terdaftar, panduan pengguna untuk versi inti IP sebelumnya berlaku.
| Versi Intel Quartus Prime | Versi Inti IP | Panduan Pengguna |
| 19.1 | 19.1 | Desain IP Intel Stratix 25 FPGA 10G Ethernet Example Panduan Pengguna |
| 18.1 | 18.1 | Desain IP Intel Stratix 25 FPGA 10G Ethernet Example Panduan Pengguna |
| 18.0 | 18.0 | Desain IP Intel Stratix 25 FPGA 10G Ethernet Example Panduan Pengguna |
Catatan Rilis IP Intel FPGA Ethernet 25G (Perangkat Intel Arria 10)
Jika catatan rilis tidak tersedia untuk versi IP tertentu, IP tidak memiliki perubahan pada versi tersebut. Untuk informasi tentang rilis pembaruan IP hingga v18.1, lihat Catatan Rilis Pembaruan Intel Quartus Prime Design Suite.
Versi Intel FPGA IP cocok dengan versi perangkat lunak Intel Quartus Prime Design Suite hingga v19.1. Dimulai pada perangkat lunak Intel Quartus Prime Design Suite versi 19.2, Intel FPGA IP memiliki skema versi baru.
Nomor versi Intel FPGA IP (XYZ) dapat berubah dengan setiap versi perangkat lunak Intel Quartus Prime. Perubahan dalam:
- X menunjukkan revisi besar dari IP. Jika Anda memperbarui perangkat lunak Intel Quartus Prime, Anda harus membuat ulang IP.
- Y menunjukkan IP menyertakan fitur baru. Regenerasi IP Anda untuk memasukkan fitur-fitur baru ini.
- Z menunjukkan IP mencakup perubahan kecil. Regenerasi IP Anda untuk menyertakan perubahan ini.
Informasi Terkait
- Catatan Rilis Pembaruan Intel Quartus Prime Design Suite
- Panduan Pengguna IP Intel Arria® 25 FPGA Ethernet 10G
- Desain IP 25G Ethernet Intel Arria® 10 FPGA Example Panduan Pengguna
- Kesalahan untuk IP Intel FPGA Ethernet 25G di Basis Pengetahuan
3.1. IP FPGA Intel 25G Ethernet v19.4.1
Tabel 9. v19.4.1 2020.12.14
| Intel Quartus Versi Perdana | Keterangan | Dampak |
| 20.4 | Pembaruan pemeriksaan panjang pada frame VLAN: • Pada versi sebelumnya dari IP Intel FPGA Ethernet 25G, kesalahan bingkai berukuran besar terjadi ketika kondisi berikut terpenuhi: 1.VLAN A. Deteksi VLAN diaktifkan. B. IP mentransmisikan/menerima frame dengan panjang sebesar panjang frame maksimum TX/RX ditambah 1 hingga 4 oktet. 2. SVLAN A. Deteksi SVLAN diaktifkan. B. IP mentransmisikan/menerima frame dengan panjang sebesar panjang frame maksimum TX/RX ditambah 1 hingga 8 oktet. • Dalam versi ini, IP diperbarui untuk memperbaiki perilaku ini. |
— |
| Memperbarui akses antarmuka yang dipetakan memori Avalon ke antarmuka status_* untuk mencegah batas waktu yang dipetakan memori Avalon selama pembacaan ke alamat yang tidak ada: • IP diperbarui untuk membatalkan pernyataan permintaan tunggu ketika alamat yang tidak ada diakses pada antarmuka status_*. |
3.2. IP FPGA Intel 25G Ethernet v19.4.0
Tabel 10. v19.4.0 2019.12.16
| Versi Intel Quartus Prime | Keterangan | Dampak |
| 19.4 | perubahan perilaku rx_am_lock: • Pada versi IP FPGA Intel 25G Ethernet sebelumnya, sinyal rx_am_lock berperilaku sama seperti rx_block_lock di semua varian. • Dalam versi ini, untuk varian IP yang mendukung RSFEC, rx_am_lock sekarang menegaskan kapan kunci penyelarasan tercapai. Untuk varian yang tidak mendukung RSFEC, rx_am_lock masih berperilaku sama seperti rx_block_lock. |
Sinyal antarmuka, rx_am_lock, berperilaku berbeda dari versi sebelumnya untuk varian yang mendukung RSFEC. |
| Memperbarui Paket Awal RX MAC: • Pada versi sebelumnya, RX MAC hanya memeriksa karakter START untuk menentukan awal paket. • Dalam versi ini, RX MAC sekarang memeriksa paket masuk untuk Start of Frame Delimiter (SFD), selain karakter START secara default. • Jika mode pass-through pembukaan diaktifkan, MAC hanya memeriksa karakter START untuk memungkinkan pembukaan khusus. |
— | |
| Menambahkan register baru untuk mengaktifkan pemeriksaan pembukaan: • Pada register RX MAC, register pada offset 0x50A [4] dapat ditulis ke 1 untuk mengaktifkan pemeriksaan pembukaan. Register ini adalah "tidak peduli" ketika pembukaan pembukaan diaktifkan. |
— |
3.3. IP FPGA Intel 25G Ethernet v19.1
Tabel 11. v19.1 April 2019
| Keterangan | Dampak |
| Mengganti nama parameter Aktifkan Altera Debug Master Endpoint (ADME) menjadi Aktifkan Titik Akhir Master PHY Debug Asli (NPDME) sesuai rebranding Intel dalam perangkat lunak Intel Quartus Prime Pro Edition. Software Intel Quartus Prime Standard Edition masih menggunakan Enable Altera Debug Master Endpoint (ADME). | — |
3.4. Inti IP Ethernet 25G v17.0
Tabel 12. Versi 17.0 Mei 2017
| Keterangan | Dampak |
| Menambahkan fitur bayangan untuk membaca register statistik. • Pada register statistik TX, mengganti register CLEAR_TX_STATS pada offset 0x845 dengan register CNTR_TX_CONFIG yang baru. Register baru menambahkan permintaan bayangan dan bit jelas kesalahan paritas ke bit yang menghapus semua register statistik TX. Menambahkan register CNTR_RX_STATUS baru pada offset 0x846, yang mencakup bit kesalahan paritas dan bit status untuk permintaan bayangan. • Dalam register statistik RX, mengganti register CLEAR_RX_STATS pada offset 0x945 dengan register CNTR_RX_CONFIG baru. Register baru menambahkan permintaan bayangan dan bit jelas kesalahan paritas ke bit yang menghapus semua register statistik TX. Menambahkan register CNTR_TX_STATUS baru pada offset 0x946, termasuk bit kesalahan paritas dan bit status untuk permintaan bayangan. |
Fitur baru ini mendukung peningkatan keandalan dalam pembacaan penghitung statistik. Untuk membaca penghitung statistik, pertama-tama setel bit permintaan bayangan untuk kumpulan register tersebut (RX atau TX), dan kemudian baca dari snapshot register tersebut. Nilai baca berhenti bertambah saat fitur bayangan aktif, namun penghitung yang mendasarinya terus bertambah. Setelah Anda mengatur ulang permintaan, penghitung melanjutkan nilai akumulasinya. Selain itu, bidang register baru mencakup status kesalahan paritas dan bit yang jelas. |
| Format penanda penyelarasan RS-FEC yang dimodifikasi agar sesuai dengan Klausul 108 IEEE 802.3by yang kini telah diselesaikan spesifikasi. Sebelumnya fitur RS-FEC mematuhi Jadwal Konsorsium 25G/50G 3, sebelum IEEE finalisasi spesifikasi. |
RX RS-FEC kini mendeteksi dan mengunci penanda penyelarasan lama dan baru, namun TX RS-FEC hanya menghasilkan format penanda penyelarasan IEEE baru. |
Informasi Terkait
- Panduan Pengguna Inti IP Ethernet 25G
- Kesalahan untuk inti IP Ethernet 25G di Basis Pengetahuan
3.5. Inti IP Ethernet 25G v16.1
Tabel 13. Versi 16.1 Oktober 2016
| Keterangan | Dampak |
| Rilis awal di Intel FPGA IP Library. | — |
Informasi Terkait
- Panduan Pengguna Inti IP Ethernet 25G
- Kesalahan untuk inti IP Ethernet 25G di Basis Pengetahuan
3.6. Arsip Panduan Pengguna IP Intel Arria® 25 FPGA Ethernet 10G
Versi IP sama dengan versi perangkat lunak Intel Quartus Prime Design Suite hingga v19.1. Dari perangkat lunak Intel Quartus Prime Design Suite versi 19.2 atau lebih baru, inti IP memiliki skema versi IP baru.
Jika versi inti IP tidak terdaftar, panduan pengguna untuk versi inti IP sebelumnya berlaku.
| Versi Intel Quartus Prime | Versi IP | Panduan Pengguna |
| 20.3 | 19.4.0 | Panduan Pengguna IP Intel Arria® 25 FPGA Ethernet 10G |
| 19.4 | 19.4.0 | Panduan Pengguna IP 25G Ethernet Intel Arria 10 FPGA |
| 17.0 | 17.0 | Panduan Pengguna IP 25G Ethernet Intel Arria 10 FPGA |
3.7. 25G Ethernet Intel Arria 10 FPGA IP Desain Example Pengguna Arsip Panduan
Versi IP sama dengan versi perangkat lunak Intel Quartus Prime Design Suite hingga v19.1. Dari perangkat lunak Intel Quartus Prime Design Suite versi 19.2 atau lebih baru, inti IP memiliki skema versi IP baru.
Jika versi inti IP tidak terdaftar, panduan pengguna untuk versi inti IP sebelumnya berlaku.
| Versi Intel Quartus Prime | Versi Inti IP | Panduan Pengguna |
| 16.1 | 16.1 | Desain Ethernet 25G Kelample Panduan Pengguna |
Catatan Rilis IP Intel® FPGA Ethernet 25G
Versi Online
Kirim Masukan
ID: 683067
Versi: 2022.09.26
Dokumen / Sumber Daya
 |
intel 25G Ethernet Intel FPGA IP [Bahasa Indonesia:] Panduan Pengguna IP Intel FPGA Ethernet 25G, IP Intel FPGA Ethernet, IP Intel FPGA, IP FPGA, IP |