intel F-Tile Interlaken FPGA IPDesign Example Panduan Pengguna

Isi bersembunyi

1 intel F-Tile Interlaken FPGA IPDesign Example Panduan Pengguna

2 1. Panduan Mulai Cepat

3 2. Desain Kelample Deskripsi

4 3. Desain IP FPGA Intel F-Tile Interlaken Example Arsip Panduan Pengguna

5 4. Riwayat Revisi Dokumen untuk F-Tile Interlaken Intel FPGA IP Design Example Panduan Pengguna

6 Dokumen / Sumber Daya

6.1 Referensi

7 Posting Terkait

intel F-Tile Interlaken FPGA IPDesign Example Panduan Pengguna

Diperbarui untuk Intel® Quartus® Prime Design Suite: 21.4
Versi IP: 3.1.0

1. Panduan Mulai Cepat

F-Tile Interlaken Intel® FPGA IP core menyediakan testbench simulasi dan desain perangkat keras exampfile yang mendukung kompilasi dan pengujian perangkat keras. Ketika Anda menghasilkan ex desainample, editor parameter secara otomatis membuat fileIni diperlukan untuk mensimulasikan, menyusun, dan menguji desain.

Testbench dan desain example mendukung mode NRZ dan PAM4 untuk perangkat F-tile.
F-Tile Interlaken Intel FPGA IP core menghasilkan design exampfile untuk kombinasi jumlah lajur dan laju data berikut yang didukung.

Tabel 1. Kombinasi Jumlah Lajur dan Tarif Data yang Didukung IP
Kombinasi berikut ini didukung dalam perangkat lunak Intel Quartus® Prime Pro Edition versi 21.4. Semua
kombinasi lainnya akan didukung dalam versi mendatang dari Intel Quartus Prime Pro Edition.

Gambar 1. Langkah-Langkah Pengembangan Desain Example

(1) Varian ini mendukung Interlaken Look-aside Mode.
(2) Untuk desain konfigurasi 10 jalur, F-tile memerlukan 12 jalur TX PMA untuk memungkinkan clocking transceiver berikat untuk meminimalkan kemiringan saluran.

*Nama dan merek lain mungkin diklaim sebagai milik orang lain.

Desain inti F-Tile Interlaken Intel FPGA IP example mendukung fitur-fitur berikut:

Mode loopback serial TX ke RX internal
Secara otomatis menghasilkan paket ukuran tetap
Kemampuan pemeriksaan paket dasar
Kemampuan untuk menggunakan Konsol Sistem untuk mengatur ulang desain untuk tujuan pengujian ulang

Gambar 2. Diagram Blok Tingkat Tinggi

Informasi Terkait

Panduan Pengguna F-Tile Interlaken Intel FPGA IP
Catatan Rilis F-Tile Interlaken Intel FPGA IP

1.1. Persyaratan Perangkat Keras dan Perangkat Lunak
Untuk menguji mantanampdesain file, gunakan perangkat keras dan perangkat lunak berikut:

Perangkat lunak Intel Quartus Prime Pro Edition versi 21.4
Konsol sistem tersedia dengan perangkat lunak Intel Quartus Prime Pro Edition
Simulator yang didukung:
— Sinopsis* VCS*
— Sinopsis VCS MX
— Siemens* EDA ModelSim* SE atau Questa*
— Irama* Xcelium*

Kit Pengembangan Transceiver-SoC Seri-I Intel Agilex™

1.2. Menghasilkan Desain
Gambar 3. Prosedur

Ikuti langkah-langkah ini untuk menghasilkan ex desainample dan testbench:

Di perangkat lunak Intel Quartus Prime Pro Edition, klik File ➤ New Project Wizard untuk membuat proyek Intel Quartus Prime baru, atau klik File ➤ Buka Proyek untuk membuka proyek Intel Quartus Prime yang sudah ada. Wisaya meminta Anda untuk menentukan perangkat.

Tentukan keluarga perangkat Agilex dan pilih perangkat dengan F-Tile untuk desain Anda.
Di Katalog IP, temukan dan klik dua kali F-Tile Interlaken Intel FPGA IP. Jendela New IP Variant muncul.

Tentukan nama tingkat atas untuk variasi IP kustom Anda. Editor parameter menyimpan pengaturan variasi IP di a file bernama .aku p.
Klik Oke. Editor parameter muncul.

Gambar 4. ContohampTab Desain

6. Pada tab IP, tentukan parameter untuk variasi inti IP Anda.
7. Di Kelamptab Design, pilih opsi Simulation untuk menghasilkan testbench. Pilih opsi Sintesis untuk menghasilkan ex desain perangkat kerasample. Anda harus memilih setidaknya satu dari opsi Simulasi dan Sintesis untuk menghasilkan desain exampsaya.
8. Untuk Format HDL yang Dihasilkan, opsi Verilog dan VHDL tersedia.
9. Untuk Target Development Kit, pilih Agilex I-Series Transceiver-SOC Development Kit.

Catatan: Saat Anda memilih opsi Development Kit, penetapan pin diatur sesuai dengan nomor bagian perangkat Intel Agilex I-Series Transceiver-SoC Development Kit (AGIB027R31B1E2VR0) dan mungkin berbeda dari perangkat pilihan Anda. Jika Anda ingin menguji desain pada perangkat keras pada PCB yang berbeda, pilih opsi No development kit dan buat penetapan pin yang sesuai di .qsf file
10. Klik Hasilkan Example Design. Pilih Exampjendela Design Directory muncul.
11. Jika ingin memodifikasi desain example jalur direktori atau nama dari default yang ditampilkan (ilk_f_0_example_design), telusuri ke jalur baru dan ketik ex desain baruampnama direktori.
12. Klik OK.

Catatan: Dalam desain F-Tile Interlaken Intel FPGA IP example, SystemPLL dibuat secara otomatis, dan terhubung ke F-Tile Interlaken Intel FPGA IP core. Jalur hierarki SystemPLL dalam desain example adalah:

example_design.test_env_inst.test_dut.dut.pll

SystemPLL dalam desain example berbagi jam referensi 156.26 MHz yang sama dengan Transceiver.

1.3. Struktur Direktori
F-Tile Interlaken Intel FPGA IP core menghasilkan berikut ini files untuk desain
exampsaya:
Gambar 5. Struktur Direktori

Tabel 2. Perancangan Perangkat Keras Kelample File Deskripsi
Ini files berada diample_installation_dir>/ilk_f_0_exampdirektori le_design.

Tabel 3. Meja Tes File Keterangan
Ini file ada diample_installation_dir>/ilk_f_0_example_desain/exampdirektori le_design/rtl.

Tabel 4. Skrip Testbench
Ini files berada diample_installation_dir>/ilk_f_0_example_desain/exampdirektori le_design/testbench.

1.4. Simulasi Desain Example Meja Tes
Gambar 6. Prosedur

Ikuti langkah-langkah ini untuk mensimulasikan testbench:

Pada prompt perintah, ubah ke direktori simulasi testbench. Jalur direktori adalahample_installation_dir>/example_design/testbench.

Jalankan skrip simulasi untuk simulator pilihan Anda yang didukung. Skrip mengkompilasi dan menjalankan testbench di simulator. Skrip Anda harus memeriksa bahwa jumlah SOP dan EOP cocok setelah simulasi selesai.

Tabel 5. Langkah-Langkah Menjalankan Simulasi

3. Analisis hasilnya. Simulasi yang sukses mengirim dan menerima paket, dan menampilkan “Test PASSED”.
Testbench untuk desain example menyelesaikan tugas-tugas berikut:

Membuat instance inti IP F-Tile Interlaken Intel FPGA.
Mencetak status PHY.
Memeriksa sinkronisasi metaframe (SYNC_LOCK) dan batas kata (blok).
(WORD_LOCK).
Menunggu jalur individu dikunci dan disejajarkan.
Mulai mentransmisikan paket.
Memeriksa statistik paket:
— kesalahan CRC24
— SOP
— EOP

Berikut ini sample output mengilustrasikan uji coba simulasi yang sukses:

Catatan: Desain Interlaken example simulasi testbench mengirimkan 100 paket dan menerima 100 paket.

Berikut ini sample output mengilustrasikan uji coba simulasi yang berhasil untuk mode Interlaken Look-side:

1.5. Menyusun dan Mengkonfigurasi Desain Perangkat Keras Example

Pastikan mantanample desain generasi selesai.
Dalam perangkat lunak Intel Quartus Prime Pro Edition, buka proyek Intel Quartus Primeample_installation_dir>/example_design.qpf>.
Pada Pengolahan menu, klik Mulai Kompilasi.
Setelah kompilasi berhasil, .sof file tersedia di direktori yang Anda tentukan.
Ikuti langkah-langkah ini untuk memprogram perangkat keras example design pada perangkat Intel Agilex dengan F-tilex:
sebuah. Hubungkan Kit Pengembangan ke komputer host.
b. Luncurkan aplikasi Kontrol Jam, yang merupakan bagian dari kit pengembangan. Tetapkan frekuensi baru untuk desain example sebagai berikut:
• Untuk mode NRZ:
— Si5391 (U18), OUT0: Setel ke nilai pll_ref_clk(3) per persyaratan desain Anda.
• Untuk mode PAM:
— Si5391 (U45), OUT1: Setel ke nilai pll_ref_clk(3) per persyaratan desain Anda.
— Si5391 (U19), OUT1: Setel ke nilai mac_pll_ref_clk(3) sesuai kebutuhan desain Anda. c. Klik Alat ➤ Pemrogram ➤ Pengaturan Perangkat Keras.
d. Pilih perangkat pemrograman. Tambahkan kit pengembangan Intel Agilex I-Series Transceiver-SoC.
e. Memastikan bahwa Mode diatur untuk JTAG.
f. Pilih perangkat Intel Agilex I-Series dan klik Tambahkan Perangkat. Pemrogram menampilkan diagram koneksi antara perangkat di papan Anda.
g. Centang kotak untuk .lembut.
h. Centang kotak di Program/Konfigurasi kolom.
saya. Klik Awal.

1.6. Menguji Desain Perangkat Keras Example
Setelah Anda mengkompilasi F-tile Interlaken Intel FPGA IP design example dan konfigurasikan perangkat Anda, Anda dapat menggunakan Konsol Sistem untuk memprogram inti IP dan registernya.

Ikuti langkah-langkah ini untuk membuka Konsol Sistem dan menguji ex desain perangkat kerasampsaya:

Tidak ada kesalahan untuk CRC32, CRC24, dan pemeriksa.
SOP dan EOP yang dikirimkan harus sesuai dengan SOP dan EOP yang diterima.

Berikut ini sample output mengilustrasikan uji coba yang berhasil dalam mode Interlaken:

Berikut ini sample output mengilustrasikan uji coba yang berhasil dalam mode Interlaken Lookaside:

2. Desain Kelample Deskripsi

Desain eksample menunjukkan fungsionalitas inti IP Interlaken.

2.1. Desain Kelample Komponen
Sang mantanample desain menghubungkan jam referensi sistem dan PLL dan komponen desain yang diperlukan. Sang mantanample design mengkonfigurasi inti IP dalam mode loopback internal dan menghasilkan paket pada antarmuka transfer data pengguna inti IP TX. Inti IP mengirimkan paket-paket ini di jalur loopback internal melalui transceiver.

Setelah penerima inti IP menerima paket di jalur loopback, ia memproses paket Interlaken dan mengirimkannya ke antarmuka transfer data pengguna RX. Sang mantanample design memeriksa apakah paket yang diterima dan dikirim cocok.

Desain F-Tile Interlaken Intel FPGA IP example mencakup komponen-komponen berikut:

Inti F-Tile Interlaken Intel FPGA IP
Generator Paket dan Pemeriksa Paket
Referensi F-Tile dan Jam Sistem PLL Intel FPGA IP core

2.2. Desain Kelampaliran
Desain perangkat keras F-Tile Interlaken Intel FPGA IP example menyelesaikan langkah-langkah berikut:

Setel ulang F-tile Interlaken Intel FPGA IP dan F-Tile.
Lepaskan reset pada IP Interlaken (reset sistem) dan F-tile TX (tile_tx_rst_n).
Mengonfigurasi F-tile Interlaken Intel FPGA IP dalam mode loopback internal.
Lepaskan reset F-tile RX (tile_rx_rst_n).
Mengirim aliran paket Interlaken dengan data yang telah ditentukan dalam muatan ke antarmuka transfer data pengguna TX dari inti IP.

Memeriksa paket yang diterima dan melaporkan statusnya. Pemeriksa paket termasuk dalam desain perangkat keras example menyediakan kemampuan pemeriksaan paket dasar berikut:
• Periksa apakah urutan paket yang dikirimkan sudah benar.
• Memeriksa apakah data yang diterima cocok dengan nilai yang diharapkan dengan memastikan jumlah awal paket (SOP) dan akhir paket (EOP) selaras saat data dikirim dan diterima.

*Nama dan merek lain mungkin diklaim sebagai milik orang lain.

2.3. Sinyal Antarmuka
Tabel 6. Desain Kelample Sinyal Antarmuka

2.4. Daftar Peta

Catatan:

Desain Exampalamat register file dimulai dengan 0x20** sedangkan alamat register inti IP Interlaken dimulai dengan 0x10**.

Alamat register F-tile PHY dimulai dengan 0x30** sedangkan alamat register F-tile FEC dimulai dengan 0x40**. Register FEC hanya tersedia dalam mode PAM4.
Kode akses: RO—Hanya Baca, dan RW—Baca/Tulis.
Konsol sistem membaca desain example mendaftar dan melaporkan status pengujian di layar.

Tabel 7. Desain Kelample Daftar Peta

Tabel 8. Desain Kelample Daftarkan Peta untuk Interlaken Look-aside Design Example
Gunakan peta register ini saat Anda membuat desain example dengan parameter Enable Interlaken Look-side Mode diaktifkan.

2.5. Atur ulang
Dalam inti IP F-Tile Interlaken Intel FPGA, Anda memulai reset (reset_n=0) dan tahan hingga inti IP mengembalikan afirmasi reset (reset_ack_n=0). Setelah reset dihapus (reset_n=1), reset mengakui kembali ke keadaan awal (reset_ack_n=1). Dalam desain example, register rst_ack_sticky menyimpan pernyataan pengakuan reset dan kemudian memicu penghapusan reset (reset_n=1). Anda dapat menggunakan metode alternatif yang sesuai dengan kebutuhan desain Anda.

Penting: Dalam skenario apa pun di mana loopback serial internal diperlukan, Anda harus melepaskan TX dan RX dari ubin-F secara terpisah dalam urutan tertentu. Lihat skrip konsol sistem untuk informasi lebih lanjut.

Gambar 7. Urutan Reset dalam Mode NRZ

Gambar 8. Urutan Reset pada Mode PAM4

3. Desain IP FPGA Intel F-Tile Interlaken Example Arsip Panduan Pengguna

Jika versi inti IP tidak terdaftar, panduan pengguna untuk versi inti IP sebelumnya berlaku.

4. Riwayat Revisi Dokumen untuk F-Tile Interlaken Intel FPGA IP Design Example Panduan Pengguna

Perusahaan Intel. Seluruh hak cipta. Intel, logo Intel, dan merek Intel lainnya adalah merek dagang dari Intel Corporation atau anak perusahaannya. Intel menjamin kinerja produk FPGA dan semikonduktornya hingga saat ini
spesifikasi sesuai dengan garansi standar Intel, tetapi berhak membuat perubahan pada produk dan layanan apa pun kapan saja tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban yang timbul dari aplikasi atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali secara tegas disetujui secara tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan spesifikasi perangkat versi terbaru sebelum mengandalkan informasi yang dipublikasikan dan sebelum melakukan pemesanan produk atau layanan.

Baca Selengkapnya Tentang Manual Ini & Unduh PDF: