MICROCHIP UG0877 Penerima SLVS-EC untuk Panduan Pengguna Polar Fire FPGA
Riwayat Revisi
Riwayat revisi menjelaskan perubahan yang diterapkan dalam dokumen. Perubahan dicantumkan berdasarkan revisi, dimulai dengan publikasi saat ini.
Revisi 4.0
Berikut adalah ringkasan dari perubahan yang dilakukan pada revisi 4.0 dokumen ini.
- Mengganti Gambar 2, halaman 2, Gambar 3, halaman 3, Gambar 8, halaman 6, dan Gambar 9, halaman 7.
- Bagian Transmit PLL yang dihapus, halaman 4.
- Tabel 1 yang diperbarui, halaman 3, Tabel 3, halaman 7, Tabel 4, halaman 7, dan Tabel 5, halaman 8.
- Bagian PLL yang diperbarui untuk Pembuatan Jam Piksel, halaman 4.
- Bagian yang diperbarui Parameter Konfigurasi, halaman 7.
Revisi 3.0
Berikut adalah ringkasan dari perubahan yang dilakukan pada revisi 3.0 dokumen ini.
- IP SLVS-EC, halaman 2
- Tabel 3 di halaman 7
Revisi 2.0
Berikut adalah ringkasan dari perubahan yang dilakukan pada revisi 2.0 dokumen ini.
- IP SLVS-EC, halaman 2
- Konfigurasi Pemancar, halaman 3
- Tabel 3 di halaman 7
Revisi 1.0
Revisi 1.0 adalah publikasi pertama dokumen ini
IP SLVS-EC
SLVS-EC adalah antarmuka berkecepatan tinggi Sony untuk sensor gambar CMOS resolusi tinggi generasi berikutnya. Standar ini toleran terhadap kemiringan jalur-ke-jalur karena teknologi jam yang tertanam. Itu membuat desain tingkat papan menjadi mudah dalam hal transmisi kecepatan tinggi dan jarak jauh. Inti IP SLVS-EC Rx menyediakan antarmuka SLVS-EC untuk PolarFire FPGA untuk menerima data sensor gambar. IP tersebut mendukung kecepatan hingga 4.752 Gbps. Inti IP mendukung dua, empat, dan delapan jalur untuk konfigurasi RAW 8, RAW 10, dan RAW 12. Gambar berikut menunjukkan diagram sistem untuk solusi kamera SLVS-EC.
Gambar 1 • Diagram Blok IP SLVS-EC
Transceiver Polar Fire® digunakan sebagai antarmuka PHY untuk sensor SLVS-EC karena antarmuka SLVS-EC menggunakan teknologi jam tertanam. Ia juga menggunakan pengkodean 8b10b, yang dapat dipulihkan menggunakan transceiver PolarFire. PolarFire FPGA memiliki hingga 24 jalur transceiver berdaya rendah 12.7 Gbps. Jalur transceiver ini dapat dikonfigurasi sebagai jalur penerima PHY SLVS-EC. Seperti yang ditunjukkan pada gambar sebelumnya, output transceiver terhubung ke inti IP SLVS-EC Rx.
Solusi Penerima SLVS-EC
Gambar berikut menunjukkan implementasi desain tingkat atas perangkat lunak Libero SoC dari IP SLVS-EC dan komponen yang diperlukan untuk solusi penerima SLVS-EC.
Gambar 2 • Desain Cerdas IP SLVS-EC
Konfigurasi Pemancar
Gambar berikut menunjukkan konfigurasi antarmuka transceiver.
Gambar 3 • Konfigurasi Antarmuka Transceiver
Transceiver dapat dikonfigurasi menjadi dua atau empat jalur. Selain itu, kecepatan transceiver dapat diatur pada “Kecepatan data transceiver”. Antarmuka SLVS-EC mendukung dua baud rate seperti tercantum dalam tabel berikut.
Tabel 1 • Tingkat Baud SLVS-EC
| Kelas Baud | Tingkat Baud dalam Mbps |
| 1 | 1188 |
| 2 | 2376 |
| 3 | 4752 |
PLL untuk Pembuatan Jam Piksel
PLL diperlukan untuk menghasilkan jam piksel dari jam Fabric yang dihasilkan Transceiver yaitu LANE0_RX_CLOCK. Berikut adalah rumus untuk menghasilkan jam piksel.
Jam piksel = (LANE0_RX_CLOCK * 8)/DATA_WIDTH
Konfigurasikan PF_CCC untuk RAW 8 seperti yang ditunjukkan pada gambar berikut.
Gambar 4 • Sirkuit Pengkondisian Jam
Deskripsi Desain
Gambar berikut menunjukkan struktur Format Bingkai SLVS-EC.
Gambar 5 • Struktur Format Bingkai SLVS-EC
Header paket berisi informasi tentang sinyal awal dan akhir frame beserta baris Valid. Kode kontrol PHY ditambahkan di atas header paket untuk membentuk paket SLVS-EC. Tabel berikut mencantumkan berbagai kode kontrol PHY yang digunakan dalam protokol SLVS-EC.
Tabel 2 • Kode Kontrol PHY
Kode Kontrol PHY Kombinasi Simbol 8b10b
Mulai Kode K.28.5 – K.27.7 – K.28.2 – K.27.7
Kode Akhir K.28.5 – K.29.7 – K.30.7 – K.29.7
Kode Bantalan K.23.7 – K.28.4 – K.28.6 – K.28.3
Sinkronkan Kode K.28.5 – D.10.5 – D.10.5 – D.10.5
Kode Menganggur H.00.0 – H.00.0 – H.00.0 – H.00.0
Inti IP RX SLVS-EC
Bagian ini menjelaskan detail implementasi perangkat keras IP Penerima SLVS-EC. Gambar berikut menunjukkan solusi receiver Sony SLVS-EC yang berisi IP Polar Fire SLVS-EC RX. IP ini digunakan bersama dengan blok antarmuka transceiver Polar Fire. Gambar berikut menunjukkan blok internal IP SLVS-EC Rx.
Gambar 6 • Blok Internal IP RX SLVS-EC
penyelarasan
Modul ini menerima data dari blok transceiver PolarFire dan menyelaraskannya dengan kode sinkronisasi. Modul ini mencari kode sinkronisasi dalam byte yang diterima dari transceiver dan mengunci batas byte.
slvsec_phy_rx
Modul ini menerima data dari aligner dan menerjemahkan paket SLVS PHY yang masuk. Modul ini melewati urutan sinkronisasi dan kemudian menghasilkan sinyal pkt_en mulai dari kode Mulai dan berakhir di kode akhir. Ini juga menghapus kode PAD dari paket data dan mengirimkan data ke modul berikutnya yaitu slvsrx_decoder.
slvsrx_decoder
Modul ini menerima data dari modul slvsec_phy_rx dan mengekstrak data piksel dari payload. Modul ini mengekstrak empat piksel per jam per jalur dan mengirimkannya ke output. Ini menghasilkan sinyal garis yang valid untuk garis aktif yang memvalidasi data video aktif. Ini juga menghasilkan sinyal Frame yang valid dengan melihat bit awal frame dan bit akhir frame di header paket paket SLVS-EC
FSM dengan Status Decoding Data
Gambar berikut menunjukkan FSM untuk SLVS-EC RX IP.
Gambar 7 • FSM untuk SLVS-EC RX IP
Konfigurasi IP Penerima SLVS-EC
Gambar berikut menunjukkan konfigurator IP penerima SLVS-EC.
Gambar 8 • Konfigurasi IP Penerima SLVS-EC
Parameter Konfigurasi
Tabel berikut mencantumkan deskripsi parameter konfigurasi yang digunakan dalam implementasi perangkat keras blok IP penerima SLVS-EC. Ini adalah parameter umum dan dapat bervariasi berdasarkan persyaratan aplikasi.
Tabel 3 • Parameter Konfigurasi
Deskripsi Nama
DATA_WIDTH Masukkan lebar data piksel. Mendukung RAW 8, RAW 10, dan RAW 12.
Nomor LANE_WIDTH jalur SLVS-EC. Mendukung dua, empat, dan delapan jalur.
BUFF_DEPTH Kedalaman buffer. Jumlah piksel aktif dalam saluran video aktif.
Kedalaman buffer dapat dihitung dengan menggunakan persamaan berikut:
BUFF_DEPTH = Ceil ((Resolusi Horizontal * lebar RAW) / (32 * lebar jalur))
Example: Lebar RAW = 8, Lebar jalur = 4, dan Resolusi Horizontal = 1920 piksel
BUFF_DEPTH = Langit-langit ((1920 * 8)/ (32* 4)) = 120
Input dan Output
Tabel berikut mencantumkan port input dan output parameter konfigurasi IP SLVS-EC RX
Tabel 4 • Port Input dan Output
| Nama Sinyal | Arah | Lebar | Keterangan |
| JALUR#_RX_CLK | Masukan | 1 | Jam yang dipulihkan dari transceiver untuk Jalur tertentu |
| JALUR#_RX_READY | Masukan | 1 | Sinyal data siap untuk Lane |
| JALUR#_RX_VALID | Masukan | 1 | Sinyal Data Valid untuk Lane |
| JALUR#_RX_DATA | Masukan | 32 | Lane memulihkan data dari transceiver |
| LINE_VALID_O | Keluaran | 1 | Sinyal data valid untuk piksel aktif dalam satu baris |
| FRAME_VALID_O | Keluaran | 1 | Sinyal valid untuk jalur aktif dalam bingkai |
| DATA_OUT_O | Keluaran | DATA_WIDTH*LANE_WIDTH*4 | Keluaran data piksel |
Diagram Waktu
Gambar berikut menunjukkan diagram pengaturan waktu IP SLVS-EC.
Gambar 9 • Diagram Waktu IP SLVS-EC
Pemanfaatan Sumber Daya
Tabel berikut menunjukkan pemanfaatan sumber daya sebagaiample Inti Penerima SLVS-EC diimplementasikan dalam PolarFire FPGA (paket MPF300TS-1FCG1152I), untuk RAW 8 dan empat jalur serta konfigurasi resolusi horizontal 1920.
Tabel 5 • Pemanfaatan Sumber Daya
| Elemen | Penggunaan |
| DFF | 3001 |
| 4-masukan LUT | 1826 |
| LSRAM | 16 |
Dokumen / Sumber Daya
 |
Penerima MICROCHIP UG0877 SLVS-EC untuk PolarFire FPGA [Bahasa Indonesia:] Panduan Pengguna UG0877, Penerima UG0877 SLVS-EC untuk PolarFire FPGA, Penerima SLVS-EC untuk PolarFire FPGA, Penerima untuk PolarFire FPGA, PolarFire FPGA |
