logo intelIntel® FPGA P-Tile Avalon®
Streaming IP untuk PCI Express*
Desain Example Panduan Pengguna
Diperbarui untuk Intel®
Rangkaian Desain Quartus® Prime: 21.3
Versi IP: 6.0.0
Panduan Pengguna

Isi bersembunyi
1 Desain Example Deskripsi
2 Panduan Memulai Cepat
3 P-tile Avalon Streaming IP untuk Desain PCI Express
4 Riwayat Revisi Dokumen untuk Intel P-Tile Avalon
5 Dokumen / Sumber Daya
5.1 Referensi
6 Posting Terkait

Desain Example Deskripsi

1.1. Deskripsi Fungsional untuk Desain Input/Output Terprogram (PIO)ample

Desain PIO example melakukan transfer memori dari prosesor host ke perangkat target. Dalam contoh iniample, prosesor host meminta MemRd dan emWr dword tunggal
TLP.
Desain PIO example secara otomatis membuat filediperlukan untuk simulasi dan kompilasi dalam perangkat lunak Intel Prime. Desain example mencakup berbagai macam parameter. Akan tetapi, ia tidak mencakup semua kemungkinan parameterisasi P-Tile Hard IP untuk PCIe.
mantan desain iniample mencakup komponen-komponen berikut:

  • Varian Titik Akhir IP Keras Streaming Avalon P-Tile yang dihasilkan (DUT) dengan parameter yang Anda tentukan. Komponen ini menggerakkan data TLP yang diterima ke aplikasi PIO
  • Komponen Aplikasi PIO (APPS), yang melakukan penerjemahan yang diperlukan antara TLP PCI Express dan penulisan serta pembacaan Avalon-MM sederhana ke memori onchip.
  • Komponen memori pada chip (MEM). Untuk desain 1×16ample, memori pada chip terdiri dari satu blok memori 16 KB. Untuk desain 2×8 misalnyaample, memori pada chip terdiri dari dua blok memori 16 KB.
  • Reset Release IP: IP ini menahan sirkuit kontrol dalam keadaan reset hingga perangkat sepenuhnya memasuki mode pengguna. FPGA menegaskan output INIT_DONE untuk memberi sinyal bahwa perangkat berada dalam mode pengguna. Reset Release IP menghasilkan versi terbalik dari sinyal INIT_DONE internal untuk membuat output nINIT_DONE yang dapat Anda gunakan untuk desain Anda. Sinyal nINIT_DONE tinggi hingga seluruh perangkat memasuki mode pengguna. Setelah nINIT_DONE menegaskan (rendah), semua logika berada dalam mode pengguna dan beroperasi secara normal. Anda dapat menggunakan sinyal nINIT_DONE dengan salah satu cara berikut:
    • Untuk mengatur ulang secara eksternal atau internal.
    • Untuk mengendalikan masukan reset ke transceiver dan I/O PLL.
    • Untuk mengendalikan pengaktifan penulisan blok desain seperti blok memori tertanam, mesin negara, dan register geser.
    • Untuk menggerakkan port masukan reset register secara sinkron dalam desain Anda.

Bangku uji simulasi mewujudkan contoh desain PIOample dan Root Port BFM untuk berinteraksi dengan Titik Akhir target.
Perusahaan Intel. Seluruh hak cipta. Intel, logo Intel, dan merek Intel lainnya adalah merek dagang dari Intel Corporation atau anak perusahaannya. Intel menjamin kinerja produk FPGA dan semikonduktornya dengan spesifikasi terkini sesuai dengan garansi standar Intel, tetapi berhak untuk membuat perubahan pada produk dan layanan apa pun kapan saja tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban yang timbul dari aplikasi atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali secara tegas disetujui secara tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan spesifikasi perangkat versi terbaru sebelum mengandalkan informasi yang dipublikasikan dan sebelum melakukan pemesanan produk atau layanan. *Nama dan merek lain dapat diklaim sebagai milik orang lain.
ISO 9001: 2015 Terdaftar
Gambar 1. Diagram Blok untuk Platform Designer PIO 1×16 Desain Example Testbench Simulasi

intel FPGA P-Tile Avalon Streaming IP untuk PCI Express Design Example - 5

Gambar 2. Diagram Blok untuk Platform Designer PIO 2×8 Desain Example Testbench Simulasi

intel FPGA P-Tile Avalon Streaming IP untuk PCI Express Design Example - 6

Program pengujian menulis dan membaca kembali data dari lokasi yang sama di memori on-chip. Program ini membandingkan data yang dibaca dengan hasil yang diharapkan. Pengujian melaporkan, “Simulasi dihentikan karena penyelesaian yang berhasil” jika tidak terjadi kesalahan. P-Tile Avalon
Desain streaming example mendukung konfigurasi berikut:

  • Titik Akhir Gen4 x16
  • Titik Akhir Gen3 x16
  • Titik Akhir Gen4 x8x8
  • Titik Akhir Gen3 x8x8

Catatan: Bangku uji simulasi untuk desain PCIe x8x8 PIOample dikonfigurasikan untuk satu tautan PCIe x8 meskipun desain aktualnya menerapkan dua tautan PCIe x8.
Catatan: mantan desain iniample hanya mendukung pengaturan default di Editor Parameter P-tile Avalon Streaming IP untuk PCI Express.
Gambar 3. Konten Sistem Perancang Platform untuk P-Tile Avalon Streaming PCI Express 1×16 PIO Design Example
Platform Designer menghasilkan desain ini hingga varian Gen4 x16.

intel FPGA P-Tile Avalon Streaming IP untuk PCI Express Design Example - 7

Gambar 4. Konten Sistem Perancang Platform untuk P-Tile Avalon Streaming PCI Express 2×8 PIO Design Example
Platform Designer menghasilkan desain ini hingga varian Gen4 x8x8.

intel FPGA P-Tile Avalon Streaming IP untuk PCI Express Design Example - 8

1.2. Deskripsi Fungsional untuk Desain Virtualisasi I/O Root Tunggal (SR-IOV)ample
Desain SR-IOV example melakukan transfer memori dari prosesor host ke perangkat target. Mendukung hingga dua PF dan 32 VF per PF.
Desain SR-IOV example secara otomatis membuat filediperlukan untuk simulasi dan kompilasi dalam perangkat lunak Intel Quartus Prime. Anda dapat mengunduh desain yang dikompilasi ke
Kit Pengembangan Intel Stratix® 10 DX atau Kit Pengembangan Intel Agilex™.
mantan desain iniample mencakup komponen-komponen berikut:

  • Varian Titik Akhir IP (DUT) P-Tile Avalon Streaming (Avalon-ST) yang dihasilkan dengan parameter yang Anda tentukan. Komponen ini mengarahkan data TLP yang diterima ke aplikasi SR-IOV.
  • Komponen Aplikasi SR-IOV (APPS), yang melakukan penerjemahan yang diperlukan antara TLP PCI Express dan penulisan serta pembacaan Avalon-ST sederhana ke memori pada chip. Untuk komponen APPS SR-IOV, TLP pembacaan memori akan menghasilkan Penyelesaian dengan data.
    • Untuk desain SR-IOV misalnyaample dengan dua PF dan 32 VF per PF, ada 66 lokasi memori yang desainnyaample dapat mengakses. Dua PF dapat mengakses dua lokasi memori, sedangkan 64 VF (2 x 32) dapat mengakses 64 lokasi memori.
  • Rilis IP Reset.
    Bangku uji simulasi mewujudkan contoh desain SR-IOVample dan Root Port BFM untuk berinteraksi dengan Titik Akhir target.

Gambar 5. Diagram Blok untuk Platform Designer SR-IOV 1×16 Desain Example Testbench Simulasi

intel FPGA P-Tile Avalon Streaming IP untuk PCI Express Design Example - 1

Gambar 6. Diagram Blok untuk Platform Designer SR-IOV 2×8 Desain Example Testbench Simulasi

intel FPGA P-Tile Avalon Streaming IP untuk PCI Express Design Example - 2

Program pengujian menulis dan membaca kembali data dari lokasi yang sama di memori on-chip melalui 2 PF dan 32 VF per PF. Program ini membandingkan data yang dibaca dengan data yang diharapkan
hasilnya. Pengujian akan melaporkan, “Simulasi dihentikan karena penyelesaian berhasil” jika tidak terjadi kesalahan.
Desain SR-IOV example mendukung konfigurasi berikut:

  • Titik Akhir Gen4 x16
  • Titik Akhir Gen3 x16
  • Titik Akhir Gen4 x8x8
  • Titik Akhir Gen3 x8x8

Gambar 7. Konten Sistem Perancang Platform untuk P-Tile Avalon-ST dengan SR-IOV untuk PCI Express 1×16 Design Example

intel FPGA P-Tile Avalon Streaming IP untuk PCI Express Design Example - 3

Gambar 8. Konten Sistem Perancang Platform untuk P-Tile Avalon-ST dengan SR-IOV untuk PCI Express 2×8 Design Example

intel FPGA P-Tile Avalon Streaming IP untuk PCI Express Design Example - 4

Panduan Memulai Cepat

Dengan menggunakan perangkat lunak Intel Quartus Prime, Anda dapat menghasilkan desain I/O terprogram (PIO)ample untuk Intel FPGA P-Tile Avalon-ST Hard IP untuk inti IP PCI Express*. Desain yang dihasilkanample mencerminkan parameter yang Anda tentukan. PIO example mentransfer data dari prosesor host ke perangkat target. Cocok untuk aplikasi bandwidth rendah. Desain iniample secara otomatis membuat filediperlukan untuk melakukan simulasi dan kompilasi dalam perangkat lunak Intel Quartus Prime. Anda dapat mengunduh desain yang dikompilasi ke Papan Pengembangan FPGA Anda. Untuk mengunduh ke perangkat keras khusus, perbarui Pengaturan Intel Quartus Prime File (.qsf) dengan penugasan pin yang benar. Gambar 9. Langkah-Langkah Pengembangan Desain Kelample

intel FPGA P-Tile Avalon Streaming IP untuk PCI Express Design Example - 9

Perusahaan Intel. Seluruh hak cipta. Intel, logo Intel, dan merek Intel lainnya adalah merek dagang dari Intel Corporation atau anak perusahaannya. Intel menjamin kinerja produk FPGA dan semikonduktornya dengan spesifikasi terkini sesuai dengan garansi standar Intel, tetapi berhak untuk membuat perubahan pada produk dan layanan apa pun kapan saja tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban yang timbul dari aplikasi atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali secara tegas disetujui secara tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan spesifikasi perangkat versi terbaru sebelum mengandalkan informasi yang dipublikasikan dan sebelum melakukan pemesanan produk atau layanan. *Nama dan merek lain dapat diklaim sebagai milik orang lain.
ISO 9001: 2015 Terdaftar
2.1. Struktur Direktori
Gambar 10. Struktur Direktori untuk Desain yang Dihasilkanample

intel FPGA P-Tile Avalon Streaming IP untuk PCI Express Design Example - 10

2.2. Membuat Desain Example
Gambar 11. Prosedur

intel FPGA P-Tile Avalon Streaming IP untuk PCI Express Design Example - 11

  1. Dalam perangkat lunak Intel Quartus Prime Pro Edition, buat proyek baru (File ➤ Panduan Proyek Baru).
  2. Tentukan Direktori, Nama, dan Entitas Tingkat Atas.
  3. Untuk Jenis Proyek, terima nilai default, Proyek kosong. Klik Berikutnya.
  4. Untuk Menambahkan Files klik Berikutnya.
  5. Untuk Pengaturan Keluarga, Perangkat & Papan di bawah Keluarga, pilih Intel Agilex atau Intel Stratix 10.
  6. Jika Anda memilih Intel Stratix 10 pada langkah terakhir, pilih Stratix 10 DX di menu tarik-turun Perangkat.
  7. Pilih Perangkat Target untuk desain Anda.
  8. Klik Selesai.
  9. Dalam Katalog IP temukan dan tambahkan IP Keras Intel P-Tile Avalon-ST untuk PCI Express.
  10. Pada kotak dialog Varian IP Baru, tentukan nama untuk IP Anda. Klik Buat.
  11. Pada tab Pengaturan Tingkat Atas dan Pengaturan PCIe*, tentukan parameter untuk variasi IP Anda. Jika Anda menggunakan desain SR-IOV misalnyaample, lakukan langkah-langkah berikut untuk mengaktifkan SR-IOV:
    a. Pada tab Perangkat PCIe* di bawah tab Kemampuan PCIe* PCI Express / PCI, centang kotak Aktifkan beberapa fungsi fisik.
    b. Pada tab PCIe* Multifunction and SR-IOV System Settings, centang kotak Enable SR-IOV support dan tentukan jumlah PF dan VF. Untuk konfigurasi x8, centang kotak Enable multiple physical function dan Enable SR-IOV support for both PCIe0 and PCIe1 tabs.
    c. Pada tab PCIe* MSI-X di bawah tab PCIe* PCI Express / PCI Capabilities, aktifkan fitur MSI-X sebagaimana diperlukan.
    d. Pada tab PCIe* Base Address Registers, aktifkan BAR0 untuk PF dan VF.
    e. Pengaturan parameter lainnya tidak didukung untuk desain ini mis.ampsaya.
  12. Di MantanampPada tab Desain, buatlah pilihan berikut:
    a. Misalnyaample Desain Files, aktifkan opsi Simulasi dan Sintesis.
    Jika Anda tidak memerlukan simulasi atau sintesis ini files, membiarkan opsi terkait dimatikan secara signifikan mengurangi exampwaktu pembuatan desain.
    b. Untuk Format HDL yang Dihasilkan, hanya Verilog yang tersedia dalam rilis saat ini.
    c. Untuk Target Development Kit, pilih Intel Stratix 10 DX P-Tile ES1 FPGA Development Kit, Intel Stratix 10 DX P-Tile Production FPGA Development Kit, atau Intel Agilex F-Series P-Tile ES0 FPGA Development Kit.
    13. Pilih Hasilkan Example Desain untuk membuat desain example yang dapat Anda simulasikan dan unduh ke perangkat keras. Jika Anda memilih salah satu papan pengembangan P-Tile, perangkat pada papan tersebut akan menimpa perangkat yang sebelumnya dipilih dalam proyek Intel Quartus Prime jika perangkatnya berbeda. Saat prompt meminta Anda untuk menentukan direktori untuk exampdesainnya, Anda dapat menerima direktori default, ./intel_pcie_ptile_ast_0_example_design, atau pilih direktori lain.
    Gambar 12. ExampTab Desain
    intel FPGA P-Tile Avalon Streaming IP untuk PCI Express Design Example - 12
  13. Klik Selesai. Anda dapat menyimpan .ip Anda file ketika diminta, tetapi tidak diperlukan untuk dapat menggunakan exampdesain.
  14. Buka mantanampproyek desain.
  15. Kompilasi exampproyek desain untuk menghasilkan .sof file untuk ex lengkapampdesain ini. file adalah apa yang Anda unduh ke papan untuk melakukan verifikasi perangkat keras.
  16. Tutup mantanmuampproyek desain.
    Perlu diingat bahwa Anda tidak dapat mengubah alokasi pin PCIe dalam proyek Intel Quartus Prime. Namun, untuk memudahkan perutean PCB, Anda dapat mengambil langkah-langkah berikut:tage fitur pembalikan jalur dan pembalikan polaritas yang didukung oleh IP ini.

2.3. Simulasi Desain Example
Pengaturan simulasi melibatkan penggunaan Root Port Bus Functional Model (BFM) untuk menjalankan P-tile Avalon Streaming IP untuk PCIe (DUT) seperti yang ditunjukkan pada gambar berikut
angka.
Gambar 13. Desain PIO Mantanample Testbench Simulasi

intel FPGA P-Tile Avalon Streaming IP untuk PCI Express Design Example - 13

Untuk detail lebih lanjut tentang testbench dan modul di dalamnya, lihat Testbench di halaman 15.
Diagram alir berikut menunjukkan langkah-langkah untuk mensimulasikan contoh desain.ampsaya:
Gambar 14. Prosedur

intel FPGA P-Tile Avalon Streaming IP untuk PCI Express Design Example - 14

  1.  Beralih ke direktori simulasi testbench, / pcie_ed_tb/pcie_ed_tb/sim/ /simulator.
  2. Jalankan skrip simulasi untuk simulator pilihan Anda. Lihat tabel di bawah ini.
  3. Analisis hasilnya.

Catatan: P-Tile tidak mendukung simulasi PIPE paralel.
Tabel 1. Langkah-langkah Menjalankan Simulasi

Simulasi Direktori Kerja Instruksi
ModelSim* SE, Siemens* EDA QuestaSim*- Edisi Intel FPGA <misample_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/ 1. Panggil vsim (dengan mengetik vsim, yang akan menampilkan jendela konsol tempat Anda dapat menjalankan perintah berikut).
2. lakukan msim_setup.tcl
Catatan: Atau, daripada melakukan Langkah 1 dan 2, Anda dapat mengetik: vsim -c -do msim_setup.tcl.
3. ld_debug
4. jalankan -semua
5. Simulasi yang berhasil diakhiri dengan pesan berikut, “Simulasi dihentikan karena penyelesaian yang berhasil!”
VCS* <misample_desain>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs 1. Ketik sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-xlrm\uniq_prior_final” USER_DEFINED_SIM_OPTIONS=””
lanjutan…
Simulasi Direktori Kerja Instruksi
    Catatan: Perintah di atas adalah perintah satu baris.
2. Simulasi yang berhasil diakhiri dengan pesan berikut, “Simulasi dihentikan karena penyelesaian yang berhasil!”
Catatan: Untuk menjalankan simulasi dalam mode interaktif, gunakan langkah-langkah berikut: (jika Anda sudah membuat simv yang dapat dieksekusi dalam mode non-interaktif, hapus simv dan simv.diadir)
1. Buka vcs_setup.sh file dan tambahkan opsi debug ke perintah VCS: vcs -debug_access+r
2. Menyusun rancangan ex.ampfile: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\ uniq_prior_final” SKIP_SIM=1
3. Mulai simulasi dalam mode interaktif:
simv-gui &

Bangku uji ini mensimulasikan hingga varian Gen4 x16.
Laporan simulasi menyatakan, “Simulasi dihentikan karena penyelesaian berhasil” jika tidak terjadi kesalahan.
2.3.1. Meja tes
Testbench menggunakan modul driver pengujian, altpcietb_bfm_rp_gen4_x16.sv, untuk memulai konfigurasi dan transaksi memori. Saat memulai, modul driver pengujian menampilkan informasi dari register Root Port dan Endpoint Configuration Space, sehingga Anda dapat menghubungkannya dengan parameter yang Anda tentukan menggunakan Editor Parameter.
Sang mantanampDesain dan bangku uji dibuat secara dinamis berdasarkan konfigurasi yang Anda pilih untuk IP P-Tile untuk PCIe. Bangku uji menggunakan parameter yang Anda tentukan di Editor Parameter di Intel Quartus Prime. Bangku uji ini mensimulasikan hingga tautan PCI Express ×16 menggunakan antarmuka PCI Express serial. Desain bangku uji memungkinkan lebih dari satu tautan PCI Express disimulasikan pada satu waktu. Gambar berikut menyajikan simulasi tingkat tinggi view dari desain PIO exampsaya.
Gambar 15. Desain PIO Mantanample Testbench Simulasi

intel FPGA P-Tile Avalon Streaming IP untuk PCI Express Design Example - 15

Tingkat teratas dari testbench mewujudkan modul-modul utama berikut:

  • altpcietb_bfm_rp_gen4x16.sv —Ini adalah Port Root PCIe BFM.
    //Jalur direktori
    /intel_pcie_ptile_ast_0_example_desain/pcie_ed_tb/ip/
    pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /sim
  • pcie_ed_dut.ip: Ini adalah desain Titik Akhir dengan parameter yang Anda tentukan.
    //Jalur direktori
    /intel_pcie_ptile_ast_0_exampdesain_le/ip/pcie_ed
  • pcie_ed_pio0.ip: Modul ini adalah target dan pemrakarsa transaksi untuk desain PIOampsaya.
    //Jalur direktori
    /intel_pcie_ptile_ast_0_exampdesain_le/ip/pcie_ed
  • pcie_ed_sriov0.ip: Modul ini adalah target dan pemrakarsa transaksi untuk desain SR-IOVampsaya.
    //Jalur direktori
    /intel_pcie_ptile_ast_0_exampdesain_le/ip/pcie_ed

Gambar 16. Desain SR-IOV Example Testbench Simulasi

intel FPGA P-Tile Avalon Streaming IP untuk PCI Express Design Example - 16

Selain itu, bangku uji memiliki rutinitas yang melakukan tugas-tugas berikut:

  • Menghasilkan jam referensi untuk Titik Akhir pada frekuensi yang diperlukan.
  • Menyediakan pengaturan ulang PCI Express saat memulai.

Untuk detail lebih lanjut mengenai Root Port BFM, rujuk bab TestBench pada Panduan Pengguna Intel FPGA P-Tile Avalon Streaming IP untuk PCI Express.
Informasi Terkait
Panduan Pengguna Intel FPGA P-Tile Avalon Streaming IP untuk PCI Express
2.3.1.1. Modul Penguji Pengemudi
Modul driver pengujian, intel_pcie_ptile_tbed_hwtcl.v, membuat instance BFM tingkat atas, altpcietb_bfm_top_rp.v.
BFM tingkat atas menyelesaikan tugas-tugas berikut:

  1. Membuat instance driver dan monitor.
  2. Membuat contoh BFM Port Root.
  3. Membuat contoh antarmuka serial.

Modul konfigurasi, altpcietb_g3bfm_configure.v, melakukan tugas-tugas berikut:

  1. Mengonfigurasi dan menetapkan BAR.
  2. Mengonfigurasi Port Root dan Titik Akhir.
  3. Menampilkan pengaturan Ruang Konfigurasi, BAR, MSI, MSI-X, dan AER yang komprehensif.

2.3.1.2. Desain PIO Example Meja Tes

Gambar dibawah ini menunjukkan desain PIOamphierarki desain simulasi. Pengujian untuk desain PIOample didefinisikan dengan parameter apps_type_hwtcl yang ditetapkan ke
3. Pengujian yang dijalankan di bawah nilai parameter ini didefinisikan dalam ebfm_cfg_rp_ep_rootport, find_mem_bar dan downstream_loop.
Gambar 17. Desain PIO ExampHirarki Desain Simulasi

intel FPGA P-Tile Avalon Streaming IP untuk PCI Express Design Example - 17

Testbench dimulai dengan pelatihan tautan dan kemudian mengakses ruang konfigurasi IP untuk enumerasi. Tugas yang disebut downstream_loop (didefinisikan dalam Port Root)
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) kemudian melakukan uji tautan PCIe. Uji ini terdiri dari langkah-langkah berikut:

  1. Terbitkan perintah penulisan memori untuk menulis satu dword data ke dalam memori pada chip di belakang Titik Akhir.
  2. Keluarkan perintah baca memori untuk membaca kembali data dari memori pada chip.
  3. Bandingkan data yang dibaca dengan data yang ditulis. Jika cocok, pengujian akan menghitungnya sebagai Lulus.
  4. Ulangi Langkah 1, 2, dan 3 untuk 10 iterasi.

Penulisan memori pertama berlangsung sekitar 219 us. Diikuti oleh pembacaan memori pada antarmuka Avalon-ST RX dari P-tile Hard IP untuk PCIe. TLP Penyelesaian muncul segera setelah permintaan pembacaan memori pada antarmuka Avalon-ST TX.
2.3.1.3. Desain SR-IOV Example Meja Tes
Gambar dibawah ini menunjukkan desain SR-IOVamphierarki desain simulasi. Pengujian untuk desain SR-IOVample dilakukan oleh tugas yang disebut sriov_test,
yang didefinisikan dalam altpcietb_bfm_cfbp.sv.
Gambar 18. Desain SR-IOV ExampHirarki Desain Simulasi

intel FPGA P-Tile Avalon Streaming IP untuk PCI Express Design Example - 18

Bangku uji SR-IOV mendukung hingga dua Fungsi Fisik (PF) dan 32 Fungsi Virtual (VF) per PF.
Testbench dimulai dengan pelatihan tautan dan kemudian mengakses ruang konfigurasi IP untuk enumerasi. Setelah itu, ia melakukan langkah-langkah berikut:

  1. Kirim permintaan penulisan memori ke PF diikuti oleh permintaan pembacaan memori untuk membaca kembali data yang sama untuk perbandingan. Jika data yang dibaca cocok dengan data yang ditulis, maka
    Lulus. Pengujian ini dilakukan oleh tugas yang disebut my_test (didefinisikan dalam altpcietb_bfm_cfbp.v). Pengujian ini diulang dua kali untuk setiap PF.
  2. Kirim permintaan penulisan memori ke VF diikuti oleh permintaan pembacaan memori untuk membaca kembali data yang sama untuk perbandingan. Jika data yang dibaca cocok dengan data yang ditulis, maka
    Lulus. Pengujian ini dilakukan oleh tugas yang disebut cfbp_target_test (didefinisikan dalam altpcietb_bfm_cfbp.v). Pengujian ini diulang untuk setiap VF.

Penulisan memori pertama berlangsung sekitar 263 us. Diikuti oleh pembacaan memori pada antarmuka Avalon-ST RX dari PF0 dari P-tile Hard IP untuk PCIe. TLP Penyelesaian muncul segera setelah permintaan pembacaan memori pada antarmuka Avalon-ST TX.
2.4. Menyusun Desain Example

  1. Navigasi ke /intel_pcie_ptile_ast_0_example_design/ dan buka pcie_ed.qpf.
  2. Jika Anda memilih salah satu dari dua kit pengembangan berikut, pengaturan terkait VID disertakan dalam .qsf file dari desain yang dihasilkan example, dan Anda tidak diharuskan untuk menambahkannya secara manual. Perhatikan bahwa pengaturan ini bersifat khusus untuk papan.
    • Kit pengembangan FPGA Intel Stratix 10 DX P-Tile ES1
    • Kit pengembangan FPGA Intel Stratix 10 DX P-Tile Production
    • Kit pengembangan FPGA Intel Agilex F-Series P-Tile ES0
  3. Pada menu Pemrosesan, pilih Mulai Kompilasi.

2.5. Menginstal Driver Kernel Linux

Sebelum Anda dapat menguji desain exampdalam perangkat keras, Anda harus menginstal kernel Linux
driver. Anda dapat menggunakan driver ini untuk melakukan pengujian berikut:
• Uji tautan PCIe yang melakukan 100 penulisan dan pembacaan
• Ruang memori DWORD
membaca dan menulis
• Konfigurasi Ruang DWORD membaca dan menulis
(1)
Selain itu, Anda dapat menggunakan driver untuk mengubah nilai parameter berikut:
• BAR yang digunakan
• Perangkat yang dipilih (dengan menentukan nomor bus, perangkat, dan fungsi (BDF) untuk
perangkat)
Selesaikan langkah-langkah berikut untuk menginstal driver kernel:

  1. Arahkan ke ./software/kernel/linux di bawah exampdirektori pembuatan desain.
  2. Ubah izin pada pemasangan, pemuatan, dan pembongkaran files:
    $ chmod 777 instal muat bongkar
  3. Instal drivernya:
    $ sudo ./instal
  4. Verifikasi instalasi driver:
    $ lsmod | grep intel_fpga_pcie_drv
    Hasil yang diharapkan:
    intel_fpga_pcie_drv 17792 0
  5. Verifikasi bahwa Linux mengenali desain PCIeampsaya:
    $ lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
    Catatan: Jika Anda telah mengubah ID Vendor, ganti ID Vendor baru dengan ID Intel
    ID Vendor dalam perintah ini.
    Hasil yang diharapkan:
    Driver kernel yang digunakan: intel_fpga_pcie_drv

2.6. Menjalankan Desain Example
Berikut adalah operasi pengujian yang dapat Anda lakukan pada desain P-Tile Avalon-ST PCIeampsedikit:

  1. Dalam panduan pengguna ini, istilah word, DWORD, dan QWORD memiliki arti yang sama dengan yang terdapat dalam Spesifikasi Dasar PCI Express. Word terdiri dari 16 bit, DWORD terdiri dari 32 bit, dan QWORD terdiri dari 64 bit.

Tabel 2. Operasi Uji yang Didukung oleh Desain P-Tile Avalon-ST PCIe Exampsedikit

 Operasi  Diperlukan BAR Didukung oleh P-Tile Avalon-ST PCIe Design Example
0: Uji tautan – 100 penulisan dan pembacaan 0 Ya
1: Tulis ruang memori 0 Ya
2: Baca ruang memori 0 Ya
3: Tulis ruang konfigurasi Tidak tersedia Ya
4: Baca ruang konfigurasi Tidak tersedia Ya
5: Ubah BAR Tidak tersedia Ya
6: Ganti perangkat Tidak tersedia Ya
7: Aktifkan SR-IOV Tidak tersedia Ya (*)
8: Lakukan uji tautan untuk setiap fungsi virtual yang diaktifkan milik perangkat saat ini  Tidak tersedia  Ya (*)
9: Lakukan DMA Tidak tersedia TIDAK
10: Keluar dari program Tidak tersedia Ya

Catatan: (*) Operasi pengujian ini hanya tersedia ketika desain SR-IOVample dipilih.
2.6.1. Menjalankan Desain PIO Example

  1. Navigasi ke ./software/user/example di bawah desain exampdirektori.
  2. Kompilasi desain exampaplikasi le:
    $ membuat
  3. Jalankan pengujian:
    $ sudo ./intel_fpga_pcie_link_test
    Anda dapat menjalankan uji tautan Intel FPGA IP PCIe dalam mode manual atau otomatis. Pilih dari:
    • Dalam mode otomatis, aplikasi akan secara otomatis memilih perangkat. Pengujian akan memilih perangkat Intel PCIe dengan BDF terendah dengan mencocokkan ID Vendor.
    Tes ini juga memilih BAR terendah yang tersedia.
    • Dalam mode manual, pengujian akan menanyakan nomor bus, perangkat, dan fungsi serta BAR.
    Untuk Intel Stratix 10 DX atau Intel Agilex Development Kit, Anda dapat menentukan
    BDF dengan mengetik perintah berikut:
    $ lspci -d 1172:
    4. Berikut ini adalah samptranskrip untuk mode otomatis dan manual:
    Mode otomatis:

intel FPGA P-Tile Avalon Streaming IP untuk PCI Express Design Example - 19intel FPGA P-Tile Avalon Streaming IP untuk PCI Express Design Example - 20

Modus manual:

intel FPGA P-Tile Avalon Streaming IP untuk PCI Express Design Example - 21

Informasi Terkait
Pemeriksa Tautan PCIe Selesaiview
Gunakan PCIe Link Inspector untuk memantau tautan di Lapisan Fisik, Tautan Data, dan Transaksi.
2.6.2. Menjalankan Desain Percobaan SR-IOVample

Berikut ini adalah langkah-langkah untuk menguji desain SR-IOVample pada perangkat keras:

  1. Jalankan uji tautan PCIe IP Intel FPGA dengan menjalankan sudo ./
    perintah intel_fpga_pcie_link_test lalu pilih opsi 1:
    Pilih perangkat secara manual.
  2. Masukkan BDF fungsi fisik yang dialokasikan fungsi virtualnya.
  3. Masukkan BAR “0” untuk melanjutkan ke menu pengujian.
  4. Masukkan opsi 7 untuk mengaktifkan SR-IOV untuk perangkat saat ini.
  5. Masukkan jumlah fungsi virtual yang akan diaktifkan untuk perangkat saat ini.
    intel FPGA P-Tile Avalon Streaming IP untuk PCI Express Design Example - 22
  6. Masukkan opsi 8 untuk melakukan uji tautan untuk setiap fungsi virtual yang diaktifkan yang dialokasikan untuk fungsi fisik. Aplikasi uji tautan akan melakukan 100 penulisan memori dengan satu dword data masing-masing dan kemudian membaca kembali data untuk diperiksa. Aplikasi akan mencetak jumlah fungsi virtual yang gagal dalam uji tautan di akhir pengujian.
    intel FPGA P-Tile Avalon Streaming IP untuk PCI Express Design Example - 237. Di terminal baru, jalankan perintah lspci –d 1172: | grep -c “Altera” untuk memverifikasi enumerasi PF dan VF. Hasil yang diharapkan adalah jumlah fungsi fisik dan fungsi virtual.

intel FPGA P-Tile Avalon Streaming IP untuk PCI Express Design Example - 24

P-tile Avalon Streaming IP untuk Desain PCI Express

Example Arsip Panduan Pengguna

Versi Intel Quartus Prime Panduan Pengguna
21.2 P-tile Avalon Streaming IP untuk Desain PCI Express Example Panduan Pengguna
20.3 P-tile Avalon Streaming IP untuk Desain PCI Express Example Panduan Pengguna
20.2 P-tile Avalon Streaming IP untuk Desain PCI Express Example Panduan Pengguna
20.1 P-tile Avalon Streaming IP untuk Desain PCI Express Example Panduan Pengguna
19.4 P-tile Avalon Streaming IP untuk Desain PCI Express Example Panduan Pengguna
19.1.1 P-tile Avalon Streaming IP untuk Desain PCI Express Example Panduan Pengguna

Perusahaan Intel. Seluruh hak cipta. Intel, logo Intel, dan merek Intel lainnya adalah merek dagang dari Intel Corporation atau anak perusahaannya. Intel menjamin kinerja produk FPGA dan semikonduktornya dengan spesifikasi terkini sesuai dengan garansi standar Intel, tetapi berhak untuk membuat perubahan pada produk dan layanan apa pun kapan saja tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban yang timbul dari aplikasi atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali secara tegas disetujui secara tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan spesifikasi perangkat versi terbaru sebelum mengandalkan informasi yang dipublikasikan dan sebelum melakukan pemesanan produk atau layanan. *Nama dan merek lain dapat diklaim sebagai milik orang lain.
Bahasa Indonesia
9001:2015
Terdaftar

Riwayat Revisi Dokumen untuk Intel P-Tile Avalon

Streaming IP Keras untuk Desain PCIe Example Panduan Pengguna

Versi Dokumen Versi Intel Quartus Prime Versi IP Perubahan
2021.10.04 21.3 6.0.0 Mengubah konfigurasi yang didukung untuk desain SR-IOV misalnyaample dari Gen3 x16 EP dan Gen4 x16 EP ke Gen3 x8 EP dan Gen4 x8 EP dalam Deskripsi Fungsional untuk Desain Virtualisasi I/O Root Tunggal (SR-IOV)ampbagian.
Menambahkan dukungan untuk Kit Pengembangan FPGA Produksi Intel Stratix 10 DX P-tile ke Generating the Design Exampbagian.
2021.07.01 21.2 5.0.0 Menghapus bentuk gelombang simulasi untuk desain PIO dan SR-IOVamples dari bagian Simulasi Desain Exampsaya.
Memperbarui perintah untuk menampilkan BDF di bagian
Menjalankan Desain PIO Exampsaya.
2020.10.05 20.3 3.1.0 Menghapus bagian Register sejak desain Avalon Streaming examples tidak memiliki register kontrol.
2020.07.10 20.2 3.0.0 Menambahkan bentuk gelombang simulasi, deskripsi kasus uji dan deskripsi hasil uji untuk contoh desainampsedikit.
Menambahkan instruksi simulasi untuk simulator ModelSim ke Simulasi Desain Exampbagian.
2020.05.07 20.1 2.0.0 Memperbarui judul dokumen menjadi IP streaming Intel FPGA P-Tile Avalon untuk PCI Express Design Example Panduan Pengguna untuk memenuhi pedoman penamaan hukum yang baru.
Memperbarui perintah simulasi mode interaktif VCS.
2019.12.16 19.4 1.1.0 Menambahkan desain SR-IOV exampdeskripsi.
2019.11.13 19.3 1.0.0 Menambahkan Titik Akhir Gen4 x8 dan Titik Akhir Gen3 x8 ke daftar konfigurasi yang didukung.
2019.05.03 19.1.1 1.0.0 Rilis awal.

Perusahaan Intel. Seluruh hak cipta. Intel, logo Intel, dan merek Intel lainnya adalah merek dagang dari Intel Corporation atau anak perusahaannya. Intel menjamin kinerja produk FPGA dan semikonduktornya dengan spesifikasi terkini sesuai dengan garansi standar Intel, tetapi berhak untuk membuat perubahan pada produk dan layanan apa pun kapan saja tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban yang timbul dari aplikasi atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali secara tegas disetujui secara tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan spesifikasi perangkat versi terbaru sebelum mengandalkan informasi yang dipublikasikan dan sebelum melakukan pemesanan produk atau layanan. *Nama dan merek lain dapat diklaim sebagai milik orang lain.
Bahasa Indonesia
9001:2015
Terdaftar

logo intelSIMBOL Versi Online
intel FPGA P-Tile Avalon Streaming IP untuk PCI Express Design Example - ikon Kirim Masukan
ID: 683038
UG-20234
Versi: 2021.10.04

Dokumen / Sumber Daya

intel FPGA P-Tile Avalon Streaming IP untuk PCI Express Design Example [Bahasa Indonesia:] Panduan Pengguna
FPGA P-Tile, Avalon Streaming IP untuk Desain PCI Express Example, FPGA P-Tile Avalon Streaming IP untuk Desain PCI Express Exampini, FPGA P-Tile Avalon Streaming IP

Referensi

Posting Terkait

Tinggalkan komentar

Alamat email Anda tidak akan dipublikasikan. Bidang yang wajib diisi ditandai *