Panduan Pengguna GPIO Intel® FPGA IP

---

Perangkat Intel® Arria® 10 dan Intel® Cyclone® 10 GX

Diperbarui untuk Intel® Quartus® Prime Design Suite: 21.2
Versi IP: 20.0.0

Versi Online                                                               PENGENAL: 683136
Kirim Masukan             ug-altera_gpio            Versi: 2021.07.15

---

Inti GPIO Intel® FPGA IP mendukung fitur dan komponen I/O (GPIO) tujuan umum. Anda dapat menggunakan GPIO di aplikasi umum yang tidak khusus untuk transceiver, antarmuka memori, atau LVDS.

Inti GPIO IP hanya tersedia untuk perangkat Intel Arria® 10 dan Intel Cyclone® 10 GX. Jika Anda memigrasikan desain dari perangkat Stratix® V, Arria V, atau Cyclone V, Anda harus memigrasikan inti IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, atau ALTIOBUF.

Informasi Terkait

• Alur Migrasi IP untuk Perangkat Arria V, Cyclone V, dan Stratix V di halaman 22
• Panduan Implementasi I/O Intel Stratix 10
  Menyediakan panduan pengguna inti GPIOIP untuk perangkat Intel Stratix 10.
• Pengantar Intel FPGA IP Cores
  Memberikan informasi umum tentang semua inti IP Intel FPGA, termasuk parameterisasi, pembuatan, peningkatan, dan simulasi inti IP.
• Membuat Skrip Simulasi IP dan Qsys Versi-Independen
  Buat skrip simulasi yang tidak memerlukan pembaruan manual untuk perangkat lunak atau peningkatan versi IP.
• Praktik Terbaik Manajemen Proyek
  Pedoman untuk manajemen yang efisien dan portabilitas proyek dan IP Anda files.
• Arsip Panduan Pengguna GPIO Intel FPGA IP pada halaman 24
  Menyediakan daftar panduan pengguna untuk inti IP GPIO versi sebelumnya.
• I/O Kecepatan Data Ganda (ALTDIO_IN, ALTDDIO_OUT, dan ALTDDIO_BIDIR) Panduan Pengguna IP Cores
• I/O Buffer (ALTIOBUF) Panduan Pengguna Inti IP

Informasi Rilis untuk GPIO Intel FPGA IP

Versi Intel FPGA IP cocok dengan versi perangkat lunak Intel Quartus® Prime Design Suite hingga v19.1. Dimulai pada perangkat lunak Intel Quartus Prime Design Suite versi 19.2, Intel FPGA IP memiliki skema versi baru.

---

Perusahaan Intel. Seluruh hak cipta. Intel, logo Intel, dan merek Intel lainnya adalah merek dagang dari Intel Corporation atau anak perusahaannya. Intel menjamin kinerja produk FPGA dan semikonduktornya dengan spesifikasi terkini sesuai dengan garansi standar Intel, tetapi berhak untuk membuat perubahan pada produk dan layanan apa pun kapan saja tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban yang timbul dari aplikasi atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali secara tegas disetujui secara tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan spesifikasi perangkat versi terbaru sebelum mengandalkan informasi yang dipublikasikan dan sebelum melakukan pemesanan produk atau layanan. *Nama dan merek lain dapat diklaim sebagai milik orang lain.

ISO 9001: 2015 Terdaftar

Nomor versi Intel FPGA IP (XYZ) dapat berubah dengan setiap versi perangkat lunak Intel Quartus Prime. Perubahan dalam:

• X menunjukkan revisi besar dari IP. Jika Anda memperbarui perangkat lunak Intel Quartus Prime, Anda harus membuat ulang IP.
• Y menunjukkan IP menyertakan fitur baru. Regenerasi IP Anda untuk memasukkan fitur-fitur baru ini.
• Z menunjukkan IP mencakup perubahan kecil. Regenerasi IP Anda untuk menyertakan perubahan ini.

Tabel 1. Informasi Rilis Saat Ini GPIO Intel FPGA IP Core

Barang	Keterangan
Versi IP	20.0.0
Versi Intel Quartus Prime	21.2
Tanggal Rilis	2021.06.23

Fitur GPIO Intel FPGA IP

Inti GPIO IP menyertakan fitur untuk mendukung blok I/O perangkat. Anda dapat menggunakan editor parameter Intel Quartus Prime untuk mengonfigurasi inti IP GPIO.

Inti IP GPIO menyediakan komponen-komponen ini:

• Double data rate input/output (DDIO)—komponen digital yang menggandakan atau membagi dua kecepatan data saluran komunikasi.
• Rantai penundaan—mengonfigurasi rantai penundaan untuk melakukan penundaan tertentu dan membantu penutupan waktu I/O.
• Buffer I/O—sambungkan pad ke FPGA.

Jalur Data GPIO Intel FPGA IP

Gambar 1. Tingkat Tinggi View dari GPIO Berakhir Tunggal

Tabel 2. Mode Jalur Data Inti GPIO IP

Jalur data	Modus Daftar
	Melewati	Daftar Sederhana	DDR I/O
			Tarif Penuh	Tarif Setengah
Masukan	Data mengalir dari elemen penundaan ke inti, melewati semua I/O laju data ganda (DDIO).	DDIO tingkat penuh beroperasi sebagai register sederhana, melewati DDIO setengah tingkat. Fitter memilih apakah akan mengemas register di I/O atau mengimplementasikan register di inti, tergantung pada trade-off area dan waktu.	DDIO tingkat penuh beroperasi sebagai DDIO biasa, melewati DDIO tingkat setengah.	DDIO tingkat penuh beroperasi sebagai DDIO biasa. DDIO kecepatan setengah mengonversi data kecepatan penuh menjadi data kecepatan setengah.
Keluaran	Data mengalir dari inti langsung ke elemen penundaan, melewati semua DDIO.	DDIO tingkat penuh beroperasi sebagai register sederhana, melewati DDIO setengah tingkat. Fitter memilih apakah akan mengemas register di I/O atau mengimplementasikan register di inti, tergantung pada trade-off area dan waktu.	DDIO tingkat penuh beroperasi sebagai DDIO biasa, melewati DDIO tingkat setengah.	DDIO tingkat penuh beroperasi sebagai DDIO biasa. DDIO kecepatan setengah mengonversi data kecepatan penuh menjadi data kecepatan setengah.
Dua arah	Buffer output menggerakkan pin output dan buffer input.	DDIO tingkat penuh beroperasi sebagai register sederhana. Buffer output menggerakkan pin output dan buffer input.	DDIO tingkat penuh beroperasi sebagai DDIO biasa. Buffer output menggerakkan pin output dan buffer input. Buffer input menggerakkan satu set tiga flip-flop.	DDIO tingkat penuh beroperasi sebagai DDIO biasa. DDIO kecepatan setengah mengonversi data kecepatan penuh menjadi kecepatan setengah. Buffer output menggerakkan pin output dan buffer input. Buffer input menggerakkan satu set tiga flip-flop.

Jika Anda menggunakan sinyal asynchronous clear dan preset, semua DDIO berbagi sinyal yang sama ini.

DDIO setengah kecepatan dan kecepatan penuh terhubung ke jam terpisah. Saat Anda menggunakan DDIO setengah kecepatan dan kecepatan penuh, jam kecepatan penuh harus berjalan dua kali frekuensi setengah kecepatan. Anda dapat menggunakan hubungan fase yang berbeda untuk memenuhi persyaratan pengaturan waktu.

Informasi Terkait
Input dan Output Bus Tinggi dan Rendah pada halaman 12

Jalur Masukan

Pad mengirim data ke input buffer, dan input buffer mengumpan elemen delay. Setelah data masuk ke output elemen delay, multiplexer bypass yang dapat diprogram memilih fitur dan jalur yang akan digunakan. Setiap jalur input berisi dua stages dari DDIO, yang tingkat penuh dan tingkat setengah.

Gambar 2. Sederhana View Jalur Input GPIO Berujung Tunggal

1. Pad menerima data.
2. DDIO IN (1) menangkap data pada tepi naik dan turun ck_fr dan mengirimkan data, sinyal (A) dan (B) dalam gambar bentuk gelombang berikut, dengan laju data tunggal.
3. DDIO IN (2) dan DDIO IN (3) membagi dua kecepatan data.
4. dout[3:0] menyajikan data sebagai bus setengah tarif.

Gambar 3. Gelombang Jalur Input dalam Mode DDIO dengan Konversi Setengah Tingkat

Dalam gambar ini, data beralih dari jam kecepatan penuh pada kecepatan data ganda ke jam kecepatan setengah pada kecepatan data tunggal. Kecepatan data dibagi empat dan ukuran bus dinaikkan dengan rasio yang sama. Throughput keseluruhan melalui inti IP GPIO tetap tidak berubah.

Hubungan waktu sebenarnya antara sinyal yang berbeda dapat bervariasi tergantung pada desain, penundaan, dan fase spesifik yang Anda pilih untuk jam tingkat penuh dan setengah tingkat.

Catatan: Inti IP GPIO tidak mendukung kalibrasi dinamis pin dua arah. Untuk aplikasi yang memerlukan kalibrasi dinamis pin dua arah, lihat informasi terkait.

Informasi Terkait

• PHY Lite untuk Antarmuka Paralel Panduan Pengguna Intel FPGA IP Core: Perangkat Intel Stratix 10, Intel Arria 10, dan Intel Cyclone 10 GX
  Memberikan lebih banyak informasi untuk aplikasi yang memerlukan OCT dinamis untuk pin dua arah.
• Output dan Output Enable Paths di halaman 7

Keluaran dan Jalur Pengaktifan Keluaran

Elemen delay output mengirim data ke pad melalui buffer output.

Setiap jalur keluaran berisi dua stages dari DDIO, yang merupakan tarif setengah dan tarif penuh.

Gambar 4. Sederhana View Jalur Keluaran GPIO Berakhir Tunggal

Gambar 5. Gelombang Jalur Keluaran dalam Mode DDIO dengan Konversi Setengah Tingkat

Gambar 6. Sederhana View Output Enable Path

Perbedaan antara jalur keluaran dan jalur pengaktifan keluaran (OE) adalah bahwa jalur OE tidak berisi DDIO tingkat penuh. Untuk mendukung implementasi register-kemasan di jalur OE, register sederhana beroperasi sebagai DDIO tingkat penuh. Untuk alasan yang sama, hanya ada satu DDIO setengah tingkat.

Jalur OE beroperasi dalam tiga mode fundamental berikut:

• Lewati—inti mengirim data langsung ke elemen penundaan, melewati semua DDIO.
• Daftar Berkemasan—melewati DDIO kecepatan setengah.
• Keluaran SDR dengan kecepatan setengah—DDIO setengah kecepatan mengonversi data dari kecepatan penuh ke kecepatan setengah.

Catatan: Inti IP GPIO tidak mendukung kalibrasi dinamis pin dua arah. Untuk aplikasi yang memerlukan kalibrasi dinamis pin dua arah, lihat informasi terkait.

Informasi Terkait

• PHY Lite untuk Antarmuka Paralel Panduan Pengguna Intel FPGA IP Core: Perangkat Intel Stratix 10, Intel Arria 10, dan Intel Cyclone 10 GX
  Memberikan lebih banyak informasi untuk aplikasi yang memerlukan OCT dinamis untuk pin dua arah.
• Jalur Input di halaman 5

Sinyal Antarmuka GPIO Intel FPGA IP

Tergantung pada pengaturan parameter yang Anda tentukan, sinyal antarmuka yang berbeda tersedia untuk inti IP GPIO.

Gambar 7. Antarmuka GPIO IP Core

Gambar 8. Sinyal Antarmuka GPIO

Tabel 3. Sinyal Antarmuka Pad

Antarmuka pad adalah koneksi fisik dari inti IP GPIO ke pad. Antarmuka ini dapat berupa antarmuka input, output, atau dua arah, tergantung pada konfigurasi inti IP. Dalam tabel ini, SIZE adalah lebar data yang ditentukan dalam editor parameter inti IP.

Nama Sinyal	Arah	Keterangan
pad_in[UKURAN-1:0]	Masukan	Sinyal input dari pad.
pad_in_b[UKURAN-1:0]	Masukan	Node negatif dari sinyal input diferensial dari pad. Port ini tersedia jika Anda mengaktifkan Gunakan buffer diferensial pilihan.
pad_out[UKURAN-1:0]	Keluaran	Keluarkan sinyal ke pad.
pad_out_b[UKURAN-1:0]	Keluaran	Node negatif dari sinyal output diferensial ke pad. Port ini tersedia jika Anda mengaktifkan Gunakan buffer diferensial pilihan.
pad_io[UKURAN-1:0]	Dua arah	Koneksi sinyal dua arah dengan pad.
pad_io_b[UKURAN-1:0]	Dua arah	Node negatif dari koneksi sinyal dua arah diferensial dengan pad. Port ini tersedia jika Anda mengaktifkan Gunakan buffer diferensial pilihan.

Tabel 4. Sinyal Antarmuka Data

Antarmuka data adalah antarmuka input atau output dari inti IP GPIO ke inti FPGA. Dalam tabel ini, SIZE adalah lebar data yang ditentukan dalam editor parameter inti IP.

Nama Sinyal	Arah	Keterangan
din[DATA_SIZE-1:0]	Masukan	Input data dari inti FPGA dalam mode output atau dua arah. DATA_SIZE bergantung pada mode register: Abaikan atau register sederhana—DATA_SIZE = SIZE DDIO tanpa logika kecepatan setengah—DATA_SIZE = 2 × SIZE DDIO dengan logika kecepatan setengah—DATA_SIZE = 4 × SIZE
kegagalan[DATA_SIZE-1:0]	Keluaran	Output data ke inti FPGA dalam mode input atau dua arah, DATA_SIZE bergantung pada mode register: Abaikan atau register sederhana—DATA_SIZE = SIZE DDIO tanpa logika kecepatan setengah—DATA_SIZE = 2 × SIZE DDIO dengan logika kecepatan setengah—DATA_SIZE = 4 × SIZE
oe[OE_SIZE-1:0]	Masukan	Masukan OE dari inti FPGA dalam mode keluaran dengan Aktifkan port pengaktifan keluaran diaktifkan, atau mode dua arah. OE aktif tinggi. Saat mengirim data, setel sinyal ini ke 1. Saat menerima data, setel sinyal ini ke 0. OE_SIZE bergantung pada mode register: Abaikan atau register sederhana—DATA_SIZE = SIZE DDIO tanpa logika kecepatan setengah—DATA_SIZE = SIZE DDIO dengan logika kecepatan setengah—DATA_SIZE = 2 × SIZE

Tabel 5. Sinyal Antarmuka Jam

Antarmuka jam adalah antarmuka jam masukan. Ini terdiri dari sinyal yang berbeda, tergantung pada konfigurasi. Inti IP GPIO dapat memiliki input jam nol, satu, dua, atau empat. Port jam tampak berbeda dalam konfigurasi berbeda untuk mencerminkan fungsi aktual yang dilakukan oleh sinyal jam.

Nama Sinyal	Arah	Keterangan
ck	Masukan	Di jalur input dan output, jam ini memberi makan register yang dikemas atau DDIO jika Anda mematikannya Logika Setengah Tingkat parameter. Dalam mode dua arah, jam ini adalah jam unik untuk jalur input dan output jika Anda mematikannya Pisahkan jam input/output parameter.
ck_fr	Masukan	Di jalur input dan output, jam ini memberi makan DDIO tingkat penuh dan setengah jika Anda menghidupkan Logika Setengah Tingkat parameter. Dalam mode dua arah, jalur input dan output menggunakan jam ini jika Anda mematikannya Pisahkan jam input/output parameter.
ck_hr
ck_in	Masukan	Dalam mode dua arah, jam ini memberi makan register yang dikemas atau DDIO di jalur input dan output jika Anda menentukan kedua pengaturan ini: Matikan Logika Setengah Tingkat parameter. Nyalakan Pisahkan jam input/output parameter.
ck_out
ck_fr_in	Masukan	Dalam mode dua arah, jam ini memberi makan DDIOS tingkat penuh dan setengah tingkat di jalur input dan output jika Anda menentukan kedua pengaturan ini Nyalakan Logika Setengah Tingkat parameter. Nyalakan Pisahkan jam input/output parameter. Misalnyaample, ck_fr_out memberi makan DDIO tingkat penuh di jalur keluaran.
ck_fr_out
ck_hr_in
ck_hr_out
cke	Masukan	Jam diaktifkan.

Tabel 6. Sinyal Antarmuka Terminasi

Antarmuka terminasi menghubungkan inti IP GPIO ke buffer I/O.

Nama Sinyal	Arah	Keterangan
seriesterminasikontrol	Masukan	Input dari blok kontrol terminasi (OCT) ke buffer. Ini menetapkan nilai impedansi seri buffer.
kontrol terminal paralel	Masukan	Input dari blok kontrol terminasi (OCT) ke buffer. Ini menetapkan nilai impedansi paralel buffer.

Tabel 7. Atur Ulang Sinyal Antarmuka

Antarmuka reset menghubungkan inti IP GPIO ke DDIO.

Nama Sinyal	Arah	Keterangan
scr	Masukan	Input hapus sinkron. Tidak tersedia jika Anda mengaktifkan sset.
aclr	Masukan	Input hapus asinkron. Aktif tinggi. Tidak tersedia jika Anda mengaktifkan aset.
sekumpulan	Masukan	Input set asinkron. Aktif tinggi. Tidak tersedia jika Anda mengaktifkan aclr.
set	Masukan	Input set sinkron. Tidak tersedia jika Anda mengaktifkan sclr.

Informasi Terkait
Input dan Output Bus Tinggi dan Rendah pada halaman 12

Sinyal Bersama

• Jalur input, output, dan OE berbagi sinyal jelas dan preset yang sama.
• Output dan jalur OE berbagi sinyal clock yang sama.

Urutan Bit Data untuk Antarmuka Data

Gambar 9. Konvensi Data Bit-Order

Gambar ini menunjukkan konvensi bit-order untuk sinyal data din, dout dan oe.

• Jika nilai ukuran bus data adalah SIZE, LSB berada di posisi paling kanan.
• Jika nilai ukuran bus data adalah 2 × SIZE, bus dibuat dari dua kata SIZE .
• Jika ukuran bus data bernilai 4×SIZE, maka bus dibuat dari empat kata UKURAN.
• LSB berada di posisi paling kanan dari setiap kata.
• Kata paling kanan menentukan kata pertama keluar untuk bus output dan kata pertama masuk untuk bus input.

Informasi Terkait
Jalur Input di halaman 5

Bus Input dan Output Bit Tinggi dan Rendah

Bit tinggi dan rendah dalam sinyal input atau output termasuk dalam bus input dan output din dan dout.

Masukan Bus

Untuk bus din, jika datain_h dan datain_l adalah bit tinggi dan rendah, dengan masing-masing lebar adalah datain_width:

• datain_h = din[(2 × datain_width – 1):datain_width]
• datain_l = din[(datain_width – 1):0]

Misalnyaample, untuk din[7:0] = 8'b11001010:

• datain_h = 4'b1100
• datain_l = 4'b1010

Bus Keluaran

Untuk bus dout, jika dataout_h dan dataout_l adalah bit tinggi dan rendah, dengan masing-masing lebar adalah dataout_width:

• dataout_h = dout[(2 × dataout_width – 1):dataout_width]
• dataout_l = dout[(dataout_width – 1):0]

Misalnyaample, untuk dout[7:0] = 8'b11001010:

• dataout_h = 4'b1100
• dataout_l = 4'b1010

Sinyal Antarmuka Data dan Jam yang Sesuai

Tabel 8. Sinyal Antarmuka Data dan Jam Terkait

Nama Sinyal	Konfigurasi Parameter			Jam
	Modus Daftar	Tarif Setengah	Jam Terpisah
keriuhan	Daftar Sederhana DDIO	Mati	Mati	ck
	DDIO	On	Mati	ck_hr
	Daftar Sederhana DDIO	Mati	On	ck_in
	DDIO	On	On	ck_hr_in
ragu oe	Daftar Sederhana DDIO	Mati	Mati	ck
	DDIO	On	Mati	ck_hr
	Daftar Sederhana DDIO	Mati	On	ck_out
	DDIO	On	On	ck_hr_out
scr set Semua sinyal pad	Daftar Sederhana DDIO	Mati	Mati	ck
	DDIO	On	Mati	ck_fr
	Daftar Sederhana DDIO	Mati	On	Jalur masukan: ck_in Jalur keluaran: ck_out
	DDIO	On	On	Jalur masukan: ck_fr_in Jalur keluaran: ck_fr_out

Memverifikasi Pemanfaatan Sumber Daya dan Kinerja Desain

Anda dapat merujuk ke laporan kompilasi Intel Quartus Prime untuk mendapatkan detail tentang penggunaan sumber daya dan kinerja desain Anda.

1. Pada menu, klik Memproses ➤ Mulai Kompilasi untuk menjalankan kompilasi penuh.
2. Setelah menyusun desain, klik Pengolahan ➤ Penyusunan Laporan.
3. Menggunakan Daftar isi, navigasikan ke Fitter ➤ Bagian Sumber Daya.
   Sebuah. Ke view informasi penggunaan sumber daya, pilih Ringkasan Penggunaan Sumber Daya.
   b. Untuk view informasi pemanfaatan sumber daya, pilih Pemanfaatan Sumber Daya oleh Entitas.

Pengaturan Parameter GPIO Intel FPGA IP

Anda dapat mengatur pengaturan parameter untuk inti IP GPIO di perangkat lunak Intel Quartus Prime. Ada tiga kelompok pilihan: Umum, Penyangga, Dan Daftar.

Tabel 9. Parameter Inti GPIO IP – Umum

Parameter	Kondisi	Nilai yang Diizinkan	Keterangan
Arah Data	—	Masukan Keluaran  bidir	Menentukan arah data untuk GPIO.
Lebar data	—	1 hingga 128	Menentukan lebar data.
Gunakan nama port tingkat atas yang lama	—	On Mati	Gunakan nama port yang sama seperti pada perangkat Stratix V, Arria V, dan Cyclone V. Misalnyaample, dout menjadi dataout_h dan dataout_l, dan din menjadi datain_h dan datain_l. Catatan: Perilaku port ini berbeda dengan perangkat Stratix V, Arria V, dan Cyclone V. Untuk panduan migrasi, lihat informasi terkait.

Tabel 10. Parameter Inti GPIO IP – Buffer

Parameter	Kondisi	Nilai yang Diizinkan	Keterangan
Gunakan buffer diferensial	—	On  Mati	Jika diaktifkan, aktifkan buffer I/O diferensial.
Gunakan buffer diferensial semu	Arah Data = Keluaran Gunakan buffer diferensial = Aktif	On  Mati	Jika diaktifkan dalam mode output, mengaktifkan buffer output diferensial semu. Opsi ini otomatis diaktifkan untuk mode dua arah jika Anda mengaktifkannya Gunakan buffer diferensial.
Gunakan sirkuit penahan bus	Arah Data = Masukan atau Bidir Gunakan buffer diferensial = Off	On  Mati	Jika dihidupkan, sirkuit penahan bus dapat menahan sinyal pada pin I/O dengan lemah pada keadaan penggerak terakhirnya di mana keadaan penyangga keluaran akan menjadi 1 atau 0 tetapi bukan impedansi tinggi.
Gunakan output saluran terbuka	Arah Data = Keluaran atau Bidir Gunakan buffer diferensial = Off	On  Mati	Jika diaktifkan, keluaran saluran terbuka memungkinkan perangkat menyediakan sinyal kontrol tingkat sistem seperti sinyal pengaktifan interupsi dan tulis yang dapat dinyatakan oleh beberapa perangkat di sistem Anda.
Aktifkan port pengaktifan keluaran	Arah Data = Keluaran	On  Mati	Jika diaktifkan, aktifkan input pengguna ke port OE. Opsi ini diaktifkan secara otomatis untuk mode dua arah.
Aktifkan port terminal seri / terminal paralel	—	On  Mati	Jika dihidupkan, mengaktifkan port kontrol penghentian seri dan kontrol penghentian paralel dari buffer output.

Tabel 11. Parameter Inti GPIO IP – Register

Parameter	Kondisi	Nilai yang Diizinkan	Keterangan
Modus pendaftaran	—	Tidak ada  Daftar sederhana  DDIO	Menentukan mode register untuk inti IP GPIO: Tidak ada—Menentukan koneksi kabel sederhana dari/ke buffer. Daftar sederhana—Menetapkan bahwa DDIO digunakan sebagai register sederhana dalam mode laju data tunggal (SDR). Fitter dapat mengemas register ini di I/O. DDIO— menentukan bahwa inti IP menggunakan DDIO.
Aktifkan port hapus / prasetel sinkron	Mode daftar = DDIO	Tidak ada  Jernih  Telah ditetapkan sebelumnya	Menentukan cara mengimplementasikan port reset sinkron. Tidak ada—Menonaktifkan port reset sinkron. Jernih—Mengaktifkan port SCLR untuk pembersihan sinkron. Telah ditetapkan sebelumnya—Mengaktifkan port SSET untuk preset sinkron.
Aktifkan port asynchronous clear / preset	Mode daftar = DDIO	Tidak ada  Jernih  Telah ditetapkan sebelumnya	Menentukan cara mengimplementasikan port reset asinkron. Tidak ada—Menonaktifkan port reset asinkron. Jernih—Mengaktifkan port ACLR untuk pembersihan asinkron. Telah ditetapkan sebelumnya—Mengaktifkan port ASET untuk preset asinkron. Sinyal ACLR dan ASET aktif tinggi.
Aktifkan jam aktifkan port	Mode daftar = DDIO	On  Mati	On—menampilkan port pengaktifan jam (CKE) untuk memungkinkan Anda mengontrol waktu data masuk atau keluar. Sinyal ini mencegah data dilewatkan tanpa kendali Anda. Mati—port pengaktifan jam tidak diekspos dan data selalu melewati register secara otomatis.
Logika Setengah Tingkat	Mode daftar = DDIO	On  Mati	Jika dihidupkan, aktifkan DDIO kecepatan setengah.
Pisahkan jam input / output	Arah Data = Bidir  Mode daftar = Daftar sederhana atau DDIO	On  Mati	Jika diaktifkan, aktifkan jam terpisah (CK_IN dan CK_OUT) untuk jalur input dan output dalam mode dua arah.

Informasi Terkait

• Input dan Output Bus Tinggi dan Rendah pada halaman 12
• Panduan: Tukar port datain_h dan datain_l di Migrasi IP di halaman 23

Daftar Pengepakan

Inti GPIO IP memungkinkan Anda mengemas register ke pinggiran untuk menghemat penggunaan area dan sumber daya.

Anda dapat mengonfigurasi DDIO kecepatan penuh pada jalur input dan output sebagai flip flop. Untuk melakukannya, tambahkan tugas .qsf yang tercantum dalam tabel ini.

Tabel 12. Mendaftar Tugas Packing QSF

Jalur	Tugas QSF
Pengepakan register masukan	Penugasan QSF set_instance_assignment -nama FAST_INPUT_REGISTER ON -ke
Pengepakan register keluaran	set_instance_assignment -nama FAST_OUTPUT_REGISTER ON -ke
Keluaran aktifkan pengepakan register	set_instance_assignment -nama FAST_OUTPUT_ENABLE_REGISTER ON -ke

Catatan: Penetapan ini tidak menjamin pengepakan register. Namun, penugasan ini memungkinkan Fitter menemukan penempatan yang sah. Jika tidak, Fitter menyimpan flip flop di intinya.

Waktu IP GPIO Intel FPGA

Performa inti GPIO IP bergantung pada kendala I/O dan fase clock. Untuk memvalidasi pengaturan waktu untuk konfigurasi GPIO Anda, Intel menyarankan agar Anda menggunakan Timing Analyzer.

Informasi Terkait
Penganalisis Waktu Utama Intel Quartus

Komponen Pengaturan Waktu

Komponen waktu inti GPIO IP terdiri dari tiga jalur.

• Jalur antarmuka I/O—dari FPGA ke perangkat penerima eksternal dan dari perangkat transmisi eksternal ke FPGA.
• Jalur antarmuka inti data dan jam—dari I/O ke inti dan dari inti ke I/O.
• Jalur transfer—dari DDIO setengah tingkat ke tingkat penuh, dan dari DDIO tingkat penuh ke setengah tingkat.

Catatan: Timing Analyzer memperlakukan jalur di dalam blok DDIO_IN dan DDIO_OUT sebagai kotak hitam.

Gambar 10. Komponen Pengaturan Waktu Jalur Input

Gambar 11. Komponen Pengaturan Waktu Jalur Keluaran

Gambar 12. Keluaran Mengaktifkan Komponen Pengaturan Waktu Jalur

Elemen Keterlambatan

Perangkat lunak Intel Quartus Prime tidak secara otomatis mengatur elemen penundaan untuk memaksimalkan kelonggaran dalam analisis waktu I/O. Untuk menutup pengaturan waktu atau memaksimalkan kelonggaran, atur elemen penundaan secara manual di pengaturan Intel Quartus Prime file (.qsf).

Tabel 13. Elemen Delay Penugasan .qsf

Tentukan penetapan ini di .qsf untuk mengakses elemen penundaan.

Elemen Keterlambatan	Tugas .qsf
Elemen Penundaan Masukan	set_instance_assignment ke -nama INPUT_DELAY_CHAIN ​​<0..63>
Elemen Penundaan Keluaran	set_instance_assignment ke -nama OUTPUT_DELAY_CHAIN ​​<0..15>
Keluaran Mengaktifkan Elemen Penundaan	set_instance_assignment ke -nama OE_DELAY_CHAIN ​​<0..15>

Analisis Waktu

Perangkat lunak Intel Quartus Prime tidak secara otomatis menghasilkan batasan waktu SDC untuk inti IP GPIO. Anda harus memasukkan batasan waktu secara manual.

Ikuti panduan waktu dan misampfile untuk memastikan Timing Analyzer menganalisis pengaturan waktu I/O dengan benar.

• Untuk melakukan analisis pengaturan waktu yang tepat untuk jalur antarmuka I/O, tentukan batasan level sistem dari pin data terhadap pin jam sistem di .sdc file.
• Untuk melakukan analisis pengaturan waktu yang tepat untuk jalur antarmuka inti, tentukan pengaturan jam ini di .sdc file:
  — Jam ke register inti
  — Jam ke register I/O untuk register sederhana dan mode DDIO

Informasi Terkait
AN 433: Membatasi dan Menganalisis Antarmuka Sumber-Sinkron
Menjelaskan teknik untuk membatasi dan menganalisis antarmuka sumber-sinkron.

Daftar Input Kecepatan Data Tunggal

Gambar 13. Register Input Laju Data Tunggal

Tabel 14. Register Input Laju Data Tunggal Perintah .sdc Exampsedikit

Memerintah	Contoh Komandoample	Keterangan
buat_jam	buat_jam -nama sdr_in_clk -titik "100 MHz" sdr_in_clk	Membuat pengaturan jam untuk jam input.
set_input_delay	set_input_delay -jam sdr_in_clk 0.15 sdr_in_data	Menginstruksikan Penganalisis Waktu untuk menganalisis waktu input I/O dengan penundaan input 0.15 ns.

Daftar Input DDIO Tingkat Penuh atau Setengah Tingkat

Sisi input dari register input DDIO full-rate dan half-rate adalah sama. Anda dapat membatasi sistem dengan benar menggunakan jam virtual untuk memodelkan pemancar off-chip ke FPGA.

Gambar 14. Daftar Input DDIO Tingkat Penuh atau Setengah Tingkat

Tabel 15. Daftar Input DDIO Tingkat Penuh atau Tingkat Setengah .sdc Perintah Exampsedikit

Memerintah	Contoh Komandoample	Keterangan
buat_jam	buat_jam - beri nama jam_virtual -periode "200 MHz" buat_jam -nama ddio_in_clk -periode “200 MHz” ddio_in_clk	Buat pengaturan jam untuk jam virtual dan jam DDIO.
set_input_delay	set_input_delay -jam virtual_clock 0.25 ddio_in_data set_input_delay -tambahkan_delay -clock_fall -jam virtual_clock 0.25 ddio_in_data	Instruksikan Penganalisis Waktu untuk menganalisis tepi jam positif dan tepi jam negatif dari transfer. Perhatikan -add_delay pada perintah set_input_delay kedua.
set_false_path	set_false_path -fall_from jam_virtual -naik_ke ddio_in_clk set_false_path -naik_dari jam_virtual -jatuh_ke ddio_in_clk	Instruksikan Timing Analyzer untuk mengabaikan tepi jam positif ke register pemicu tepi negatif, dan tepi jam negatif ke register pemicu tepi positif. Catatan: Frekuensi ck_hr harus setengah dari frekuensi ck_fr. Jika PLL I/O menggerakkan jam, Anda dapat mempertimbangkan untuk menggunakan perintah Derive_pll_clocks .sdc.

Daftar Keluaran Laju Data Tunggal

Gambar 15. Register Keluaran Laju Data Tunggal

Tabel 16. Register Keluaran Laju Data Tunggal Perintah .sdc Exampsedikit

Memerintah	Contoh Komandoample	Keterangan
create_clock dan create_generated_clock	buat_jam -nama sdr_out_clk -periode “100 MHz” sdr_out_clk create_generated_clock -sumber sdr_out_clk -nama sdr_out_outclk sdr_out_outclk	Hasilkan jam sumber dan jam keluaran untuk dikirim.
set_output_delay	set_output_delay -jam sdr_out_clk 0.45 sdr_keluar_data	Menginstruksikan Timing Analyzer untuk menganalisis data keluaran yang akan dikirimkan terhadap jam keluaran yang akan dikirimkan.

Daftar Output DDIO Tingkat Penuh atau Setengah Tingkat

Sisi keluaran dari register keluaran DDIO tingkat penuh dan setengah tingkat adalah sama.

Tabel 17. Daftar Keluaran DDIO Perintah .sdc Contohampsedikit

Memerintah	Contoh Komandoample	Keterangan
create_clock dan create_generated_clock	buat_jam -nama ddio_out_fr_clk -periode “200 MHz” ddio_out_fr_clk create_generated_clock -sumber ddio_out_fr_clk -nama ddio_out_fr_outclk ddio_out_fr_outclk	Hasilkan jam ke DDIO dan jam untuk mengirimkan.
set_output_delay	set_output_delay -jam ddio_out_fr_outclk 0.55 ddio_out_fr_data set_output_delay -tambahkan_delay -jam_jatuh -jam ddio_out_fr_outclk 0.55 ddio_out_fr_data	Instruksikan Timing Analyzer untuk menganalisis data positif dan negatif terhadap jam keluaran.
set_false_path	set_false_path -naik_dari ddio_out_fr_clk -fall_to ddio_out_fr_outclk set_false_path -fall_from ddio_out_fr_clk -rise_to ddio_out_fr_outclk	Instruksikan Timing Analyzer untuk mengabaikan tepi naik jam sumber terhadap tepi turun jam keluaran, dan tepi turun jam sumber terhadap tepi naik jam keluaran

Pedoman Penutupan Waktu

Untuk register input GPIO, transfer input I/O kemungkinan akan gagal menahan waktu jika Anda tidak mengatur rangkaian penundaan input. Kegagalan ini disebabkan oleh delay clock yang lebih besar dari delay data.

Untuk memenuhi waktu tunggu, tambahkan penundaan ke jalur data input menggunakan rangkaian penundaan input. Secara umum, input delay chain sekitar 60 ps per step pada 1 tingkat kecepatan. Untuk mendapatkan perkiraan pengaturan rantai tunda input untuk melewatkan waktu, bagi kendur penahan negatif dengan 60 ps.

Namun, jika PLL I/O menggerakkan jam register input GPIO (register sederhana atau mode DDIO), Anda dapat mengatur mode kompensasi ke mode sinkron sumber. Fitter akan mencoba untuk mengonfigurasi I/O PLL untuk pengaturan yang lebih baik dan menahan kendur untuk analisis waktu input I/O.

Untuk output GPIO dan register pengaktifan keluaran, Anda dapat menambahkan penundaan ke data keluaran dan jam menggunakan rangkaian penundaan pengaktifan keluaran dan keluaran.

• Jika Anda mengamati pelanggaran waktu penyetelan, Anda dapat meningkatkan pengaturan rangkaian penundaan jam keluaran.
• Jika Anda mengamati pelanggaran waktu tunggu, Anda dapat meningkatkan pengaturan rantai penundaan data output.

Desain GPIO Intel FPGA IP Exampsedikit

Inti IP GPIO dapat menghasilkan desain exampfile yang cocok dengan konfigurasi IP Anda di editor parameter. Anda dapat menggunakan contoh desain iniample sebagai referensi untuk instantiating inti IP dan perilaku yang diharapkan dalam simulasi.

Anda dapat menghasilkan ex desainampfile dari editor parameter inti GPIO IP. Setelah Anda mengatur parameter yang Anda inginkan, klik Hasilkan Mantanample Desain. Inti IP menghasilkan desain exampsumber files di direktori yang Anda tentukan.

Gambar 16. Sumber Files di Generated Design ExampDirektori

Catatan: .qsys files adalah untuk penggunaan internal selama desain example generasi saja. Anda tidak dapat mengedit .qsys ini files.

GPIO IP Core Intel Quartus Prime Design Example

Ex desain yang dapat disintesisample adalah sistem Platform Designer siap kompilasi yang dapat Anda sertakan dalam proyek Intel Quartus Prime.

Menghasilkan dan Menggunakan Desain Example

Untuk menghasilkan desain Intel Quartus Prime ex yang dapat disintesisample dari sumbernya files, jalankan perintah berikut di design exampdirektori file:

quartus_sh -t make_qii_design.tcl

Untuk menentukan perangkat yang tepat untuk digunakan, jalankan perintah berikut:

quartus_sh -t make_qii_design.tcl [nama_perangkat]

Skrip TCL membuat direktori qii yang berisi proyek ed_synth.qpf file. Anda dapat membuka dan mengompilasi proyek ini di perangkat lunak Intel Quartus Prime.

Desain Simulasi GPIO IP Core Example

Desain simulasi example menggunakan pengaturan parameter inti IP GPIO Anda untuk membuat instans IP yang terhubung ke driver simulasi. Pengemudi menghasilkan lalu lintas acak dan secara internal memeriksa legalitas data keluar.

Menggunakan desain exampfile, Anda dapat menjalankan simulasi menggunakan satu perintah, tergantung pada simulator yang Anda gunakan. Simulasi menunjukkan bagaimana Anda dapat menggunakan inti IP GPIO.

Menghasilkan dan Menggunakan Desain Example

Untuk menghasilkan desain simulasi example dari sumbernya files untuk simulator Verilog, jalankan perintah berikut di ex desainampdirektori file:

quartus_sh -t make_sim_design.tcl

Untuk menghasilkan desain simulasi example dari sumbernya files untuk simulator VHDL, jalankan perintah berikut di ex desainampdirektori file:

quartus_sh -t make_sim_design.tcl VHDL

Skrip TCL membuat direktori sim yang berisi subdirektori—satu untuk setiap alat simulasi yang didukung. Anda dapat menemukan skrip untuk setiap alat simulasi di direktori yang sesuai.

Alur Migrasi IP untuk Perangkat Arria V, Cyclone V, dan Stratix V

Alur migrasi IP memungkinkan Anda memigrasikan inti IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, dan ALTIOBUF dari perangkat Arria V, Cyclone V, dan Stratix V ke inti IP GPIO dari perangkat Intel Arria 10 dan Intel Cyclone 10 GX.

Alur migrasi IP ini mengonfigurasi inti IP GPIO agar sesuai dengan pengaturan inti IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, dan ALTIOBUF, memungkinkan Anda membuat ulang inti IP.

Catatan: Beberapa inti IP mendukung alur migrasi IP hanya dalam mode tertentu. Jika inti IP Anda dalam mode yang tidak didukung, Anda mungkin perlu menjalankan Editor Parameter IP untuk inti IP GPIO dan mengonfigurasi inti IP secara manual.

Memigrasi Inti IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, dan ALTIOBUF Anda

Untuk memigrasikan inti IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, dan ALTIOBUF Anda ke inti IP IP GPIO Intel FPGA, ikuti langkah-langkah berikut:

1. Buka inti IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, atau ALTIOBUF Anda di Editor Parameter IP.
2. Di dalam Keluarga perangkat yang dipilih saat ini, pilih Intel Arria 10 or Intel Cyclone 10 GX.
3. Klik Menyelesaikan untuk membuka Editor Parameter IP GPIO.
   Editor Parameter IP mengonfigurasi pengaturan inti IP GPIO yang serupa dengan pengaturan inti ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, atau ALTIOBUF.
4. Jika ada pengaturan yang tidak kompatibel di antara keduanya, pilih pengaturan baru yang didukung.
5. Klik Menyelesaikan untuk meregenerasi inti IP.
6. Ganti Instansiasi inti IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, atau ALTIOBUF Anda di RTL dengan inti IP GPIO.

Catatan: Nama port inti IP GPIO mungkin tidak cocok dengan nama port inti IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, atau ALTIOBUF. Oleh karena itu, hanya mengubah nama inti IP dalam contoh mungkin tidak cukup.

Informasi Terkait
Input dan Output Bus Tinggi dan Rendah pada halaman 12

Panduan: Tukar port datain_h dan datain_l di Migrasi IP

Saat Anda memigrasikan IP GPIO dari perangkat sebelumnya ke inti IP GPIO, Anda dapat mengaktifkannya Gunakan nama port tingkat atas yang lama opsi di editor parameter inti GPIO IP. Namun, perilaku port ini dalam inti IP GPIO berbeda dengan inti IP yang digunakan untuk perangkat Stratix V, Arria V, dan Cyclone V.

Inti IP GPIO menggerakkan port-port ini ke register keluaran di tepi jam ini:

• datain_h—di tepi naik outclock
• datain_l—di ujung jatuh outclock

Jika Anda memigrasi IP GPIO dari perangkat Stratix V, Arria V, dan Cyclone V, tukar port datain_h dan datain_l saat Anda membuat instance IP yang dihasilkan oleh inti IP GPIO.

Informasi Terkait
Input dan Output Bus Tinggi dan Rendah pada halaman 12

Arsip Panduan Pengguna GPIO Intel FPGA IP

Versi IP sama dengan versi perangkat lunak Intel Quartus Prime Design Suite hingga v19.1. Dari perangkat lunak Intel Quartus Prime Design Suite versi 19.2 atau lebih baru, inti IP memiliki skema versi IP baru.

Jika versi inti IP tidak terdaftar, panduan pengguna untuk versi inti IP sebelumnya berlaku.

Versi Inti IP	Panduan Pengguna
20.0.0	Panduan Pengguna GPIO Intel FPGA IP: Perangkat Intel Arria 10 dan Intel Cyclone 10 GX
19.3.0	Panduan Pengguna GPIO Intel FPGA IP: Perangkat Intel Arria 10 dan Intel Cyclone 10 GX
19.3.0	Panduan Pengguna GPIO Intel FPGA IP: Perangkat Intel Arria 10 dan Intel Cyclone 10 GX
18.1	Panduan Pengguna GPIO Intel FPGA IP: Perangkat Intel Arria 10 dan Intel Cyclone 10 GX
18.0	Panduan Pengguna GPIO Intel FPGA IP: Perangkat Intel Arria 10 dan Intel Cyclone 10 GX
17.1	Panduan Pengguna Intel FPGA GPIO IP Core
17.0	Panduan Pengguna Altera GPIO IP Core
16.1	Panduan Pengguna Altera GPIO IP Core
16.0	Panduan Pengguna Altera GPIO IP Core
14.1	Panduan Pengguna Megafungsi GPIO Altera
13.1	Panduan Pengguna Megafungsi GPIO Altera

Riwayat Revisi Dokumen untuk Panduan Pengguna GPIO Intel FPGA IP: Perangkat Intel Arria 10 dan Intel Cyclone 10 GX

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Perubahan
2021.07.15	21.2	20.0.0	Memperbarui diagram yang menunjukkan disederhanakan view dari jalur input GPIO ujung tunggal untuk memperbarui dout[0] menjadi dout[3] dan dout[3] menjadi dout[0].
2021.03.29	21.1	20.0.0	Memperbarui nomor versi GPIO IP ke 20.0.0.
2021.03.12	20.4	19.3.0	Memperbarui panduan migrasi IP untuk menentukan bahwa IP GPIO mendorong datain_h di sisi naik dan datain_l di sisi turun.
2019.10.01	19.3	19.3.0	Kesalahan ketik yang diperbaiki dalam kode penugasan .qsf dalam topik tentang elemen penundaan.
2019.03.04	18.1	18.1	Dalam topik tentang jalur input, dan jalur pengaktifan output dan output: Memperbaiki catatan dalam topik untuk menentukan bahwa GPIO Intel FPGA IP tidak mendukung kalibrasi dinamis pin dua arah. Menambahkan tautan ke PHY Lite untuk Antarmuka Paralel Panduan Pengguna Intel FPGA IP Core: Intel Stratix 10, Intel Arria 10, dan Intel Cyclone 10 GX Devices untuk informasi selengkapnya tentang aplikasi yang memerlukan kalibrasi dinamis untuk pin dua arah.
2018.08.28	18.0	18.0	Memberi judul ulang dokumen dari Panduan Pengguna Intel FPGA GPIO IP Core ke GPIO Intel FPGA IP User Guide: Intel Arria 10 dan Intel Cyclone 10 GX Devices. Menambahkan tautan ke panduan pengguna IP Intel Stratix 10 GPIO.  Mengganti nama IP dari "Intel FPGA GPIO" menjadi "GPIO Intel FPGA IP".  Contoh "clk_fr" dan "clk_hr" yang diperbaiki menjadi "ck_fr" dan "ck_hr".  Memperbarui diagram jalur input dan jalur output IP GPIO untuk menampilkan nama sinyal inti IP yang sebenarnya.

Tanggal	Versi	Perubahan
November 2017	2017.11.06	Dukungan tambahan untuk perangkat Intel Cyclone 10 GX. Memperbarui nama sinyal dalam gambar agar sesuai dengan nama sinyal dalam inti IP GPIO. Menambahkan bentuk gelombang jalur keluaran. Berganti nama menjadi "Altera GPIO IP core" menjadi "Intel FPGA GPIO IP core". Berganti nama menjadi "Altera IOPLL IP core" menjadi "Intel FPGA IOPLL IP core". Berganti nama menjadi "TimeQuest Timing Analyzer" menjadi "Timing Analyzer". Berganti nama menjadi "Qsys" menjadi "Perancang Platform". Mengklarifikasi bahwa sinyal ASET dan ACLR aktif tinggi.
Mei 2017	2017.05.08	Memperbarui tabel yang mencantumkan parameter buffer GPIO untuk menentukan kondisi untuk Gunakan sirkuit penahan bus opsi parameter. Berganti nama menjadi Intel.
Oktober 2016	2016.10.31	Memperbarui bentuk gelombang jalur input. Menambahkan topik yang menjelaskan bit tinggi dan rendah di bus din dan dout.
Agustus 2016	2016.08.05	Menambahkan catatan tentang dukungan OCT dinamis di inti IP GPIO. Memperbarui topik tentang pengaturan parameter untuk meningkatkan akurasi dan kejelasan. Memperbarui bagian tentang menghasilkan ex desainampsaya. Menambahkan topik panduan tentang perilaku port lama saat Anda bermigrasi ke inti IP GPIO dari perangkat Stratix V, Arria V, dan Cyclone V. Menulis ulang dan merestrukturisasi dokumen untuk meningkatkan kejelasan dan kemudahan referensi. Contoh Quartus II yang diubah menjadi Quartus Prime.
Agustus 2014	2014.08.18	Menambahkan informasi waktu. Menambahkan informasi pengepakan register. Ditambahkan Gunakan nama port tingkat atas yang lama parameter. Ini adalah parameter baru. Menambahkan informasi pengepakan register. Mengganti istilah megafungsi dengan inti IP.
November 2013	2013.11.29	Rilis awal.

Kirim Masukan

Panduan Pengguna GPIO Intel FPGA IP: Perangkat Intel Arria 10 dan Intel Cyclone 10 GX

Dokumen / Sumber Daya

intel GPIO Intel FPGA IP [Bahasa Indonesia:] Panduan Pengguna IP GPIO Intel FPGA, GPIO, IP FPGA Intel, IP FPGA

Referensi

• Panduan Pengguna