Latensi Rendah E-Tile 40G Ethernet Intel FPGA IP Design Example
Panduan Memulai Cepat
Inti IP Intel® FPGA Ethernet E-Tile 40G Latensi Rendah menyediakan meja uji simulasi dan contoh desain perangkat kerasampfile yang mendukung kompilasi dan pengujian perangkat keras. Ketika Anda menghasilkan ex desainample, editor parameter Intel Quartus® Prime IP secara otomatis membuat fileIni diperlukan untuk mensimulasikan, mengkompilasi, dan menguji desain di perangkat keras. Selain itu, Anda dapat mengunduh desain perangkat keras yang dikompilasi ke kit pengembangan khusus perangkat Intel untuk pengujian interaktif. Intel FPGA IP juga menyertakan ex kompilasi sajaample proyek yang dapat Anda gunakan untuk memperkirakan area dan waktu inti IP dengan cepat. Latensi Rendah E-Tile 40G Ethernet Intel FPGA IP mendukung desain example generasi dengan berbagai parameter. Namun, desain exampfile tidak mencakup semua kemungkinan parameterisasi Latensi Rendah E-Tile 40G Ethernet Intel FPGA IP Core.
Langkah-Langkah Pengembangan Desain Kelample
Informasi Terkait
- Panduan Pengguna IP Intel FPGA Ethernet E-Tile 40G Latensi Rendah
Untuk informasi rinci tentang IP Ethernet E-Tile 40G Latensi Rendah. - Catatan Rilis IP Intel FPGA E-Tile 40G Ethernet Latensi Rendah
Catatan Rilis IP mencantumkan perubahan IP dalam rilis tertentu.
Menghasilkan Desain Example
Prosedur
Perusahaan Intel. Semua hak dilindungi undang-undang. Intel, logo Intel, dan merek Intel lainnya adalah merek dagang Intel Corporation atau anak perusahaannya. Intel menjamin kinerja produk FPGA dan semikonduktornya sesuai spesifikasi terkini sesuai dengan garansi standar Intel, namun berhak melakukan perubahan pada produk dan layanan apa pun kapan saja tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban apa pun yang timbul dari penerapan atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali jika disetujui secara tegas dan tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan spesifikasi perangkat versi terbaru sebelum mengandalkan informasi apa pun yang dipublikasikan dan sebelum melakukan pemesanan produk atau layanan. Nama dan merek lain dapat diklaim sebagai milik orang lain.
Example Tab Desain di Editor Parameter Ethernet E-Tile 40G Latensi Rendah
Pilih Kit Pengembangan Integritas Sinyal Transceiver E-Tile Stratix 10 TX untuk menghasilkan desain example untuk perangkat Intel Stratix® 10. Pilih Kit Pengembangan Transceiver-SoC Agilex F-series untuk menghasilkan desain example untuk perangkat Intel Agilex™.
Ikuti langkah-langkah ini untuk menghasilkan ex desain perangkat kerasample dan testbench:
- Di perangkat lunak Intel Quartus Prime Pro Edition, klik File ➤ Penyihir Proyek Baru
untuk membuat proyek Intel Quartus Prime baru, atau File ➤ Buka Proyek untuk membuka proyek perangkat lunak Intel Quartus Prime yang sudah ada. Wizard meminta Anda menentukan keluarga perangkat dan perangkat.
Catatan: Desain mantanample menimpa pilihan dengan perangkat di papan target. Anda menentukan papan target dari menu desain example pilihan di Examptab Desain (Langkah 8). - Di Katalog IP, cari dan pilih Low Latency E-Tile 40G Ethernet Intel FPGA IP. Jendela Variasi IP Baru muncul.
- Tentukan nama tingkat atas untuk variasi IP khusus Anda. Editor parameter IP Intel Quartus Prime menyimpan pengaturan variasi IP dalam a file bernama .aku p.
- Klik Oke. Editor parameter IP muncul.
- Pada tab IP, tentukan parameter untuk variasi inti IP Anda.
Catatan: Desain IP Intel FPGA Ethernet Latensi Rendah E-Tile 40G example tidak disimulasikan dengan benar dan tidak berfungsi dengan benar jika Anda menentukan salah satu parameter berikut:- Aktifkan pass-through pembukaan diaktifkan
- Latensi siap diatur ke nilai 3
- Aktifkan penyisipan TX CRC dimatikan
- Di Mantanample Desain tab, di bawah Example Desain Files, aktifkan opsi Simulasi untuk menghasilkan meja pengujian, dan pilih opsi Sintesis untuk menghasilkan kompilasi saja dan desain perangkat keras, misalnyaampsedikit.
Catatan: Pada Mantanample tab Desain, di bawah Format HDL yang Dihasilkan, hanya Verilog HDL yang tersedia. Inti IP ini tidak mendukung VHDL. - Di bawah Target Development Kit, pilih Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit atau Agilex F-series Transceiver-SoC Development Kit.
Catatan: Kit pengembangan yang Anda pilih akan menimpa pilihan perangkat di Langkah- Perangkat target Intel Stratix 10 E-tile adalah 1SG280LU3F50E3VGS1.
- Target perangkat Intel Agilex E-tile adalah AGFB014R24A2E2VR0.
- Klik Hasilkan Examptombol Desain. Pilih Exampjendela Design Directory muncul.
- Jika Anda ingin memodifikasi desain example jalur atau nama direktori dari default yang ditampilkan (alt_e40c3_0_example_design), telusuri ke jalur baru dan ketik ex desain baruampnama direktori file (ample_dir>).
- Klik OK.
Informasi Terkait
- Parameter Inti IP
Memberikan informasi selengkapnya tentang menyesuaikan inti IP Anda. - Kit Pengembangan Integritas Sinyal Intel Stratix 10 E-Tile TX
- Kit Pengembangan FPGA Seri F Intel Agilex
Desain Example Parameter
Parameter di KelampTab Desain
| Parameter | Keterangan |
| Pilih Desain | Tersedia eksample desain untuk pengaturan parameter IP. Saat Anda memilih desain dari perpustakaan Preset, bidang ini memperlihatkan desain yang dipilih. |
| Example Desain Files | Itu files untuk menghasilkan untuk fase pengembangan yang berbeda.
• Simulasi—menghasilkan yang diperlukan files untuk mensimulasikan mantanampdesain. • Sintesis—menghasilkan sintesis files. Gunakan ini files untuk menyusun desain dalam perangkat lunak Intel Quartus Prime Pro Edition untuk pengujian perangkat keras dan melakukan analisis waktu statis. |
| Menghasilkan File Format | Format RTL files untuk simulasi—Verilog atau VHDL. |
| Pilih Papan | Perangkat keras yang didukung untuk implementasi desain. Saat Anda memilih papan pengembangan Intel, Perangkat Target adalah salah satu yang cocok dengan perangkat di Kit Pengembangan.
Jika menu ini tidak tersedia, tidak ada papan yang didukung untuk pilihan yang Anda pilih. Kit Pengembangan Transceiver-SoC Agilex F-series: Opsi ini memungkinkan Anda untuk menguji desain exampfile pada kit pengembangan Intel FPGA IP yang dipilih. Opsi ini secara otomatis memilih Perangkat Target dari AGFB014R24A2E2VR0. Jika revisi papan Anda memiliki tingkat perangkat yang berbeda, Anda dapat mengubah perangkat target. |
| lanjutan… | |
| Parameter | Keterangan |
| Kit Pengembangan Integritas Sinyal Transceiver E-Tile Stratix 10 TX: Opsi ini memungkinkan Anda untuk menguji desain exampfile pada kit pengembangan Intel FPGA IP yang dipilih. Opsi ini secara otomatis memilih Perangkat Target dari 1ST280EY2F55E2VG. Jika revisi papan Anda memiliki tingkat perangkat yang berbeda, Anda dapat mengubah perangkat target.
Tidak ada: Opsi ini mengecualikan aspek perangkat keras untuk desain exampsaya. |
Struktur Direktori
Desain inti IP Ethernet E-Tile 40G Latensi Rendah example file direktori berisi berikut dihasilkan files untuk desain exampsaya.
Struktur Direktori untuk Desain yang Dihasilkan Example
- Simulasi files (testbench untuk simulasi saja) berada diample_dir>/example_testbench.
- Mantan hanya kompilasiample desain terletak diample_dir>/ kompilasi_test_design.
- Konfigurasi dan pengujian perangkat keras files (desain perangkat keras example) terletak diample_dir>/hardware_test_design
Direktori dan File Deskripsi
| File Nama | Keterangan |
| eth_ex_40g.qpf | Proyek Intel Quartus Prime file. |
| eth_ex_40g.qsf | Pengaturan proyek Intel Quartus Prime file. |
| lanjutan… | |
| File Nama | Keterangan |
| eth_ex_40g.sdc | Sinopsis* Kendala Desain file. Anda dapat menyalin dan memodifikasi ini file untuk desain IP Intel FPGA Ethernet E-Tile 40G Ethernet Latensi Rendah Anda sendiri. |
| eth_ex_40g.srf | Aturan penindasan pesan proyek Intel Quartus Prime file. |
| et_ex_40g.v | Desain Verilog HDL tingkat atas example file. |
| eth_ex_40g_clock.sdc | Batasan Desain Sinopsis file untuk jam. |
| umum/ | Desain perangkat keras misampdukungan le files. |
| hwtest/main.tcl | Utama file untuk mengakses Konsol Sistem. |
Simulasi Desain Example Meja Tes
Anda dapat mengkompilasi dan mensimulasikan desain dengan menjalankan skrip simulasi dari command prompt.
- Pada prompt perintah, ubah direktori kerja menjadiample_dir>/example_testbench.
- Jalankan skrip simulasi untuk simulator pilihan Anda yang didukung. Skrip mengkompilasi dan menjalankan testbench di simulator
Instruksi untuk Mensimulasikan Testbench
| Simulasi | Instruksi |
| ModelSim* | Di baris perintah, ketik vsim -do run_vsim.do.
Jika Anda lebih suka melakukan simulasi tanpa membuka GUI ModelSim, ketik vsim -c -do run_vsim.do. Catatan: Simulator ModelSim-AE dan ModelSim-ASE tidak dapat mensimulasikan inti IP ini. Anda harus menggunakan simulator ModelSim lain yang didukung seperti ModelSim SE. |
| VCS* | Di baris perintah, ketik sh run_vcs.sh |
| VCS MX | Di baris perintah, ketik sh run_vcsmx.sh.
Gunakan skrip ini bila desain berisi Verilog HDL dan System Verilog dengan VHDL. |
| NCSim | Di baris perintah, ketik sh run_ncsim.sh |
| Xselium* | Di baris perintah, ketik sh run_xcelium.sh |
Simulasi yang berhasil diakhiri dengan pesan berikut: Simulasi Lulus. atau Testbench selesai. Setelah berhasil diselesaikan, Anda dapat menganalisis hasilnya.
Menyusun dan Mengkonfigurasi Desain Example di Hardware
Editor parameter inti IP Intel FPGA memungkinkan Anda mengkompilasi dan mengonfigurasi desain example pada kit pengembangan target
Untuk mengkompilasi dan mengkonfigurasi ex desainampfile pada perangkat keras, ikuti langkah-langkah berikut:
- Luncurkan perangkat lunak Intel Quartus Prime Pro Edition dan pilih Processing ➤ Start Compilation untuk mengompilasi desain.
- Setelah Anda menghasilkan objek SRAM file .sof, ikuti langkah-langkah ini untuk memprogram ex desain perangkat kerasampfile di perangkat Intel:
- Pilih Alat ➤ Pemrogram.
- Di Programmer, klik Pengaturan Perangkat Keras.
- Pilih perangkat pemrograman.
- Pilih dan tambahkan papan Intel TX ke sesi Intel Quartus Prime Pro Edition Anda.
- Pastikan bahwa Mode diatur ke JTAG.
- Pilih perangkat Intel dan klik Tambah Perangkat. Pemrogram menampilkan diagram blok koneksi antar perangkat di papan Anda.
- Di baris dengan .sof Anda, centang kotak untuk .sof.
- Aktifkan opsi Program/Konfigurasi untuk .sof.
- Klik Mulai.
Informasi Terkait
- Kompilasi Inkremental untuk Hirarki dan Desain Berbasis Tim
- Pemrograman Perangkat Intel FPGA
Mengubah Perangkat Target dalam Desain Perangkat Keras Example
Jika Anda telah memilih Kit Pengembangan Integritas Sinyal Transceiver E-Tile Stratix 10 TX sebagai perangkat target Anda, inti IP Intel FPGA Ethernet Latensi Rendah E-Tile 40G menghasilkan ex perangkat kerasample desain untuk perangkat target 1ST280EY2F55E2VG. Jika Anda telah memilih Kit Pengembangan Transceiver-SoC Agilex F-series sebagai perangkat target Anda, inti IP Intel FPGA Ethernet E-Tile 40G Ethernet Latensi Rendah menghasilkan ex perangkat kerasample desain untuk perangkat target AGFB014R24A2E2VR0. Perangkat target yang ditentukan mungkin berbeda dari perangkat pada kit pengembangan Anda. Untuk mengubah perangkat target dalam desain perangkat keras Anda, misample, ikuti langkah berikut:
- Luncurkan perangkat lunak Intel Quartus Prime Pro Edition dan buka proyek pengujian perangkat keras file /hardware_test_design/eth_ex_40g.qpf.
- Pada menu Tugas, klik Perangkat. Kotak dialog Perangkat muncul.
- Di kotak dialog Perangkat, pilih tabel perangkat target berbasis E-tile yang cocok dengan nomor komponen perangkat pada kit pengembangan Anda. Lihat tautan kit pengembangan di Intel websitus untuk informasi lebih lanjut.
- Sebuah prompt muncul ketika Anda memilih perangkat, seperti yang ditunjukkan pada gambar di bawah. Pilih Tidak untuk mempertahankan penetapan pin dan penetapan I/O yang dihasilkan.
Intel Quartus Prime Prompt untuk Pemilihan Perangkat
- Lakukan kompilasi lengkap desain Anda.
Anda sekarang dapat menguji desain pada perangkat keras Anda.
Informasi Terkait
- Kit Pengembangan Integritas Sinyal Intel Stratix 10 E-Tile TX
- Kit Pengembangan FPGA Seri F Intel Agilex
Menguji Desain IP Intel FPGA Ethernet E-Tile 40G Latensi Rendah di Perangkat Keras
Setelah Anda mengkompilasi desain inti IP Intel FPGA Latensi Rendah E-Tile 40G Ethernet example dan mengkonfigurasinya pada perangkat Intel Anda, Anda dapat menggunakan Konsol Sistem untuk memprogram inti IP dan register inti IP PHY Asli yang tertanam. Untuk mengaktifkan Konsol Sistem dan menguji desain perangkat keras, misample, ikuti langkah berikut:
- Pada perangkat lunak Intel Quartus Prime Pro Edition, pilih Tools ➤ System Debugging Tools ➤ System Console untuk meluncurkan konsol sistem.
- Di panel Konsol Tcl, ketik cd hwtest untuk mengubah direktori ke /hardware_test_design/hwtest.
- Ketik source main.tcl untuk membuka koneksi ke JTAG menguasai.
Desain tambahan misampperintah le tersedia untuk memprogram inti IP:
- chkphy_status: Menampilkan frekuensi jam dan status kunci PHY.
- chkmac_stats: Menampilkan nilai dalam penghitung statistik MAC.
- hapus_semua_statistik: Menghapus penghitung statistik inti IP.
- mulai_pkt_gen: Memulai generator paket.
- hentikan_pkt_gen: Menghentikan pembuat paket.
- sys_reset_digital_analog: Reset sistem.
- loop_on: Mengaktifkan loopback serial internal
- loop_off: Mematikan loopback serial internal.
- reg_baca : Mengembalikan nilai register inti IP di .
- reg_write : Menulis ke register inti IP di alamat .
Ikuti prosedur pengujian di bagian Pengujian Perangkat Keras pada desain example dan amati hasil tes di System Console.
Informasi Terkait
Menganalisis dan Men-debug Desain dengan Konsol Sistem
Desain Example Deskripsi
Desain Ethernet 40G berbasis E-tile, misalnyaample mendemonstrasikan fungsi inti IP Intel FPGA Ethernet E-Tile 40G Latensi Rendah, dengan antarmuka transceiver berbasis E-tile yang sesuai dengan spesifikasi standar CAUI-802.3 IEEE 4ba. Anda dapat menghasilkan desain dari Example tab Desain di editor parameter IP Intel FPGA Latensi Rendah E-Tile 40G Ethernet.
Untuk menghasilkan desain example, Anda harus menetapkan nilai parameter untuk variasi inti IP yang ingin Anda hasilkan di produk akhir Anda. Menghasilkan desain example membuat salinan inti IP; testbench dan desain hardware example gunakan variasi ini sebagai DUT. Jika Anda tidak menyetel nilai parameter untuk DUT agar sesuai dengan nilai parameter di produk akhir Anda, desain example yang Anda hasilkan tidak menggunakan variasi inti IP yang Anda inginkan.
Catatan:
Testbench mendemonstrasikan pengujian dasar inti IP. Hal ini tidak dimaksudkan sebagai pengganti lingkungan verifikasi penuh. Anda harus melakukan verifikasi yang lebih ekstensif terhadap desain IP Intel FPGA Ethernet E-Tile 40G Latensi Rendah Anda sendiri dalam simulasi dan perangkat keras.
Fitur
- Mendukung inti IP MAC/PCS Ethernet 40G untuk transceiver E-tile menggunakan perangkat Intel Stratix 10 atau Intel Agilex.
- Mendukung pelatihan pass-through dan link pembukaan.
- Menghasilkan desain example dengan fitur penghitung statistik MAC.
- Menyediakan skrip testbench dan simulasi.
Persyaratan Perangkat Keras dan Perangkat Lunak
Untuk menguji mantanampdesain file, gunakan perangkat keras dan perangkat lunak berikut:
- Perangkat lunak Intel Quartus Prime Pro Edition
- Konsol Sistem
- ModelSim, VCS, VCS MX, NCSim, atau Xcelium Simulator
- Kit Pengembangan Integritas Sinyal Transceiver Intel Stratix 10 TX E-Tile atau Kit Pengembangan Intel Agilex F-series Transceiver-SoC
Deskripsi Fungsional
Bagian ini menjelaskan inti IP MAC/PCS Ethernet 40G menggunakan perangkat Intel dalam transceiver berbasis E-tile. Dalam arah transmisi, MAC menerima frame klien dan menyisipkan celah antar paket (IPG), pembukaan, awal pembatas bingkai (SFD), padding, dan bit CRC sebelum meneruskannya ke PHY. PHY mengkodekan frame MAC sebagaimana diperlukan untuk transmisi yang andal melalui media ke ujung jarak jauh. Dalam arah penerimaan, PHY meneruskan frame ke MAC. MAC menerima frame dari PHY, melakukan pemeriksaan, menghapus CRC, pembukaan, dan SFD, dan meneruskan sisa frame ke klien.
Simulasi
Testbench mengirimkan lalu lintas melalui inti IP, menggunakan sisi pengirim dan penerima inti IP.
Desain Ethernet E-Tile 40G Latensi Rendah Example Diagram Blok
Desain simulasi example tes tingkat atas file adalah basic_avl_tb_top.sv. Ini file memberikan referensi jam clk_ref 156.25 Mhz ke PHY. Ini termasuk tugas untuk mengirim dan menerima 10 paket.
Meja Uji Inti Ethernet E-Tile 40G Latensi Rendah File Deskripsi
| File Nama | Keterangan |
| Testbench dan Simulasi Files | |
| basic_avl_tb_top.sv | Testbench tingkat atas file. Testbench memberi contoh DUT dan menjalankan tugas Verilog HDL untuk menghasilkan dan menerima paket. |
| basic_avl_tb_top_nc.sv | Testbench tingkat atas file kompatibel dengan simulator NCSim. |
| basic_avl_tb_top_msim.sv | Testbench tingkat atas file kompatibel dengan simulator ModelSim. |
| Skrip Testbench | |
| jalankan_vsim.do | Skrip Mentor Graphics* ModelSim untuk menjalankan testbench. |
| jalankan_vcs.sh | Skrip Synopsys VCS untuk menjalankan testbench. |
| lanjutan… | |
| File Nama | Keterangan |
| jalankan_vcsmx.sh | Skrip Synopsys VCS MX (gabungan Verilog HDL dan System Verilog dengan VHDL) untuk menjalankan testbench. |
| jalankan_ncsim.sh | Skrip Cadence NCSim untuk menjalankan testbench. |
| jalankan_xcelium.sh | Skrip Cadence Xcelium untuk menjalankan testbench. |
Uji coba yang berhasil menampilkan keluaran yang mengonfirmasi perilaku berikut:
- Menunggu jam RX untuk diselesaikan
- Mencetak status PHY
- Mengirim 10 paket
- Menerima 10 paket
- Menampilkan "Testbench selesai."
Berikut ini sample output mengilustrasikan uji coba simulasi yang sukses:
- #Menunggu penyelarasan RX
- #RX deskew terkunci
- Penyelarasan jalur #RX terkunci
- #TX diaktifkan
- #**Mengirim Paket 1…
- #**Mengirim Paket 2…
- #**Mengirim Paket 3…
- #**Mengirim Paket 4…
- #**Mengirim Paket 5…
- #**Mengirim Paket 6…
- #**Mengirim Paket 7…
- #**Menerima Paket 1…
- #**Mengirim Paket 8…
- #**Menerima Paket 2…
- #**Mengirim Paket 9…
- #**Menerima Paket 3…
- #**Mengirim Paket 10…
- #**Menerima Paket 4…
- #**Menerima Paket 5…
- #**Menerima Paket 6…
- #**Menerima Paket 7…
- #**Menerima Paket 8…
- #**Menerima Paket 9…
- #**Menerima Paket 10…
Informasi Terkait
Simulasi Desain Example Meja Tes di halaman 7
Pengujian Perangkat Keras
Dalam desain perangkat keras exampfile, Anda dapat memprogram inti IP dalam mode loopback serial internal dan menghasilkan lalu lintas di sisi pengirim yang memutar kembali melalui sisi penerima.
Desain Perangkat Keras IP Ethernet E-Tile 40G Latensi Rendah Example Diagram Blok Tingkat Tinggi
Desain perangkat keras Ethernet E-Tile 40G Latensi Rendah, misalnyaample mencakup komponen-komponen berikut:
- Inti IP Intel FPGA Ethernet 40G E-Tile Latensi Rendah.
- Logika klien yang mengoordinasikan pemrograman inti IP, serta pembuatan dan pemeriksaan paket.
- IOPLL untuk menghasilkan jam 100 MHz dari jam input 50 MHz ke desain perangkat keras exampsaya.
- JTAG pengontrol yang berkomunikasi dengan Intel System Console. Anda berkomunikasi dengan logika klien melalui Konsol Sistem.
Ikuti prosedur di tautan informasi terkait yang disediakan untuk menguji desain exampfile di perangkat keras yang dipilih.
Informasi Terkait
- Menguji Desain IP Intel FPGA Ethernet E-Tile 40G Latensi Rendah di Perangkat Keras di halaman 9
- Menganalisis dan Men-debug Desain dengan Konsol Sistem
Tes Loopback Internal
Jalankan langkah-langkah berikut untuk melakukan pengujian loopback internal:
- Setel ulang sistem.
sys_reset_digital_analog - Menampilkan frekuensi jam dan status PHY.
chkphy_status - Aktifkan tes loopback internal.
loop_on - Menampilkan frekuensi jam dan status PHY. rx_clk diatur ke 312.5 MHz dan
rx_pcs_ready disetel ke 1.
chkphy_status - Mulai generator paket.
mulai_pkt_gen - Hentikan pembuat paket.
stop_pkt_gen - Review jumlah paket yang dikirim dan diterima.
chkmac_stats - Matikan tes loopback internal.
loop_off
Tes Loopback Eksternal
Jalankan langkah-langkah berikut untuk melakukan pengujian loopback eksternal:
- Setel ulang sistem.
sys_reset_digital_analog - Menampilkan frekuensi jam dan status PHY. rx_clk diatur ke 312.5 MHz dan
rx_pcs_ready diatur ke 1.chkphy_status - Mulai generator paket.
mulai_pkt_gen - Hentikan pembuat paket.
stop_pkt_gen - Review jumlah paket yang dikirim dan diterima.
chkmac_stats
Desain Ethernet E-Tile 40G Latensi Rendah Example Register
Desain Perangkat Keras Ethernet E-Tile 40G Latensi Rendah Example Daftar Peta
Mencantumkan rentang register yang dipetakan memori untuk desain perangkat keras example. Anda mengakses register ini dengan fungsi reg_read dan reg_write di Konsol Sistem.
| Offset Kata | Jenis Pendaftaran |
| 0x300-0x3FF | register PHY |
| 0x400-0x4FF | Register TX MAC |
| 0x500-0x5FF | Register RX MAC |
| 0x800-0x8FF | Register Penghitung Statistik – arah TX |
| 0x900-0x9FF | Register Penghitung Statistik – Arah RX |
| Ukuran 0x1000-1016 | Register Klien Paket |
Register Klien Paket
Anda dapat menyesuaikan desain perangkat keras Ethernet E-Tile 40G Latensi Rendah, misalnyaample dengan memprogram register klien.
| Addr | Nama | Sedikit | Keterangan | Nilai Reset HW | Mengakses |
| ukuran 0x1008 | Konfigurasi Ukuran Paket | [29:0] | Tentukan ukuran paket transmisi dalam byte. Bit ini memiliki ketergantungan pada register PKT_GEN_TX_CTRL.
• Bit [29:16]: Menentukan batas atas ukuran paket dalam byte. Ini hanya berlaku untuk mode inkremental. • Sedikit [13:0]: — Untuk mode tetap, bit-bit ini menentukan ukuran paket transmisi dalam byte. — Untuk mode tambahan, bit-bit ini menentukan byte tambahan untuk sebuah paket. |
ukuran 0x25800040 | RW |
| ukuran 0x1009 | Kontrol Nomor Paket | [31:0] | Tentukan jumlah paket yang akan dikirim dari generator paket. | 0xA | RW |
| ukuran 0x1010 | PKT_GEN_TX_C TRL | [7:0] | • Bit [0]: Dicadangkan.
• Bit [1]: Bit penonaktifan pembuat paket. Setel bit ini ke nilai 1 untuk mematikan pembuat paket, dan setel ulang ke nilai 0 untuk menghidupkan pembuat paket. • Bit [2]: Dicadangkan. • Bit [3]: Memiliki nilai 1 jika inti IP berada dalam mode loopback MAC; memiliki nilai 0 jika klien paket menggunakan generator paket. |
ukuran 0x6 | RW |
| lanjutan… | |||||
| Addr | Nama | Sedikit | Keterangan | Nilai Reset HW | Mengakses |
| • Sedikit [5:4]:
— 00: Mode acak — 01: Mode tetap — 10: Mode tambahan • Bit [6]: Atur bit ini ke 1 untuk menggunakan register 0x1009 untuk mematikan generator paket berdasarkan jumlah paket yang akan dikirim. Jika tidak, bit [1] dari register PKT_GEN_TX_CTRL digunakan untuk mematikan generator paket. • Sedikit [7]: — 1: Untuk transmisi tanpa celah antar paket. — 0: Untuk transmisi dengan celah acak antar paket. |
|||||
| ukuran 0x1011 | Alamat tujuan lebih rendah 32 bit | [31:0] | Alamat tujuan (32 bit lebih rendah) | 0x56780TAMBAH | RW |
| ukuran 0x1012 | Alamat tujuan 16 bit atas | [15:0] | Alamat tujuan (16 bit atas) | ukuran 0x1234 | RW |
| ukuran 0x1013 | Alamat sumber lebih rendah 32 bit | [31:0] | Alamat sumber (32 bit lebih rendah) | 0x43210TAMBAH | RW |
| ukuran 0x1014 | Alamat sumber 16 bit atas | [15:0] | Alamat sumber (16 bit atas) | ukuran 0x8765 | RW |
| ukuran 0x1016 | PKT_CL_LOOPB ACK_RESET | [0] | Reset putaran balik MAC. Setel ke nilai 1 untuk mengatur ulang desain example loop balik MAC. | 1'b0 | RW |
Informasi Terkait
Deskripsi Kontrol Ethernet E-Tile 40G Latensi Rendah dan Daftar Status Menjelaskan register inti IP Ethernet E-Tile 40G Latensi Rendah.
Desain Example Sinyal Antarmuka
Testbench Ethernet E-Tile 40G Latensi Rendah bersifat mandiri dan tidak mengharuskan Anda menggerakkan sinyal input apa pun.
Desain Perangkat Keras Ethernet E-Tile 40G Latensi Rendah Example Sinyal Antarmuka
| Sinyal | Arah | Komentar |
|
clk50 |
Masukan |
Jam ini digerakkan oleh osilator papan.
• Berkendara pada 50 MHz pada board Intel Stratix 10. • Berkendara pada 100 MHz pada board Intel Agilex. Desain perangkat keras example mengarahkan jam ini ke input IOPLL pada perangkat dan mengkonfigurasi IOPLL untuk menggerakkan jam 100 MHz secara internal. |
| clk_ref | Masukan | Berkendara pada 156.25 MHz. |
| lanjutan… | ||
| Sinyal | Arah | Komentar |
|
cpu_resetn |
Masukan |
Mereset inti IP. Aktif rendah. Mendorong hard reset csr_reset_n global ke inti IP. |
| tx_serial[3:0] | Keluaran | Transceiver PHY mengeluarkan data serial. |
| rx_serial[3:0] | Masukan | Transceiver PHY memasukkan data serial. |
|
pengguna_led[7:0] |
Keluaran |
Sinyal status. Desain perangkat keras example menghubungkan bit-bit ini untuk menggerakkan LED pada papan target. Bit individu mencerminkan nilai sinyal dan perilaku jam berikut:
• [0]: Sinyal reset utama ke inti IP • [1]: Versi clk_ref yang dibagi • [2]: Versi clk50 yang dibagi • [3]: Versi terpisah dari jam status 100 MHz • [4]: tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready |
Informasi Terkait
Antarmuka dan Deskripsi Sinyal Memberikan penjelasan rinci tentang sinyal inti IP Ethernet E-Tile 40G Latensi Rendah dan antarmuka tempatnya.
Arsip IP Intel FPGA Ethernet 40G E-Tile Latensi Rendah
Jika versi inti IP tidak terdaftar, panduan pengguna untuk versi inti IP sebelumnya berlaku.
| Versi Intel Quartus Prime | Versi Inti IP | Panduan Pengguna |
| 20.1 | 19.1.0 | Desain Ethernet E-Tile 40G Latensi Rendah Example Panduan Pengguna |
Riwayat Revisi Dokumen untuk Desain Ethernet 40G E-tile Latensi Rendah Example Panduan Pengguna
| Versi Dokumen | Versi Intel Quartus Prime | Versi IP | Perubahan |
| 2020.06.22 | 20.2 | 20.0.0 | Menambahkan dukungan perangkat untuk perangkat Intel Agilex. |
| 2020.04.13 | 20.1 | 19.1.0 | Rilis Awal. |
Perusahaan Intel. Semua hak dilindungi undang-undang. Intel, logo Intel, dan merek Intel lainnya adalah merek dagang Intel Corporation atau anak perusahaannya. Intel menjamin kinerja produk FPGA dan semikonduktornya sesuai spesifikasi terkini sesuai dengan garansi standar Intel, namun berhak melakukan perubahan pada produk dan layanan apa pun kapan saja tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban apa pun yang timbul dari penerapan atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali jika disetujui secara tegas dan tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan spesifikasi perangkat versi terbaru sebelum mengandalkan informasi apa pun yang dipublikasikan dan sebelum melakukan pemesanan produk atau layanan. Nama dan merek lain dapat diklaim sebagai milik orang lain.
Dokumen / Sumber Daya
 |
intel Latensi Rendah E-Tile 40G Ethernet Intel FPGA IP Design Example [Bahasa Indonesia:] Panduan Pengguna Latensi Rendah E-Tile 40G Ethernet Intel FPGA IP Design Example, Latensi Rendah, E-Tile 40G Ethernet Intel FPGA IP Design Example, Desain IP Intel FPGA Example, Desain IP Kelample |
