F-Tile Interlaken Intel FPGA IP Desain Example

Panduan Memulai Cepat

F-Tile Interlaken Intel® FPGA IP core menyediakan testbench simulasi. Contoh desain perangkat kerasampFile yang mendukung kompilasi dan pengujian perangkat keras akan tersedia dalam perangkat lunak Intel Quartus® Prime Pro Edition versi 21.4. Ketika Anda menghasilkan ex desainample, editor parameter secara otomatis membuat fileIni diperlukan untuk mensimulasikan, menyusun, dan menguji desain.
Testbench dan desain example mendukung mode NRZ dan PAM4 untuk perangkat F-tile. F-Tile Interlaken Intel FPGA IP core menghasilkan design exampfile untuk kombinasi jumlah lajur dan laju data berikut yang didukung.

Kombinasi Jumlah Jalur dan Tarif Data yang Didukung IP
Kombinasi berikut ini didukung dalam perangkat lunak Intel Quartus Prime Pro Edition versi 21.3. Semua kombinasi lainnya akan didukung dalam versi mendatang dari Intel Quartus Prime Pro Edition.

Jumlah Jalur	Tarif Jalur (Gbps)
	6.25	10.3125	12.5	25.78125	53.125
4	Ya	–	Ya	Ya	–
6	–	–	–	Ya	Ya
8	–	–	Ya	Ya	–
10	–	–	Ya	Ya	–
12	–	Ya	Ya	Ya	–

Gambar 1. Langkah-Langkah Pengembangan Desain Example

Catatan: Kompilasi dan Pengujian Perangkat Keras akan tersedia dalam perangkat lunak Intel Quartus Prime Pro Edition versi 21.4.
Desain inti F-Tile Interlaken Intel FPGA IP example mendukung fitur-fitur berikut:

• Mode loopback serial TX ke RX internal
• Secara otomatis menghasilkan paket ukuran tetap
• Kemampuan pemeriksaan paket dasar
• Kemampuan untuk menggunakan Konsol Sistem untuk mengatur ulang desain untuk tujuan pengujian ulang

Gambar 2. Diagram Blok Tingkat Tinggi

Informasi Terkait

• Panduan Pengguna F-Tile Interlaken Intel FPGA IP
• Catatan Rilis F-Tile Interlaken Intel FPGA IP

Persyaratan Perangkat Keras dan Perangkat Lunak

Untuk menguji mantanampdesain file, gunakan perangkat keras dan perangkat lunak berikut:

• Perangkat lunak Intel Quartus Prime Pro Edition versi 21.3
• Konsol Sistem
• Simulator yang Didukung:
  • Sinopsis* VCS*
  • Sinopsis VCS MX
  • Siemens* EDA ModelSim* SE atau Questa*

Catatan:  Dukungan perangkat keras untuk desain example akan tersedia dalam perangkat lunak Intel Quartus Prime Pro Edition versi 21.4.

Menghasilkan Desain

Gambar 3. Prosedur

Ikuti langkah-langkah ini untuk menghasilkan ex desainample dan testbench:

1. Di perangkat lunak Intel Quartus Prime Pro Edition, klik File ➤ New Project Wizard untuk membuat proyek Intel Quartus Prime baru, atau klik File ➤ Buka Proyek untuk membuka proyek Intel Quartus Prime yang sudah ada. Wisaya meminta Anda untuk menentukan perangkat.
2. Tentukan keluarga perangkat Agilex dan pilih perangkat dengan F-Tile untuk desain Anda.
3. Di Katalog IP, temukan dan klik dua kali F-Tile Interlaken Intel FPGA IP. Jendela New IP Variant muncul.
4. Tentukan nama tingkat atas untuk variasi IP kustom Anda. Editor parameter menyimpan pengaturan variasi IP di a file bernama .aku p.
5. Klik Oke. Editor parameter muncul.

Gambar 4. ContohampTab Desain

6. Pada tab IP, tentukan parameter untuk variasi inti IP Anda.
7. Di Kelamptab Design, pilih opsi Simulation untuk menghasilkan testbench.
Catatan: Opsi sintesis adalah untuk perangkat keras example desain, yang akan tersedia dalam perangkat lunak Intel Quartus Prime Pro Edition versi 21.4.
8. Untuk Format HDL yang Dihasilkan, opsi Verilog dan VHDL tersedia.
9. Klik Hasilkan Example Design. Pilih Exampjendela Design Directory muncul.
10. Jika ingin memodifikasi desain example jalur direktori atau nama dari default yang ditampilkan (ilk_f_0_example_design), telusuri ke jalur baru dan ketik ex desain baruampnama direktori.
11. Klik OK.

Catatan: Dalam desain F-Tile Interlaken Intel FPGA IP example, SystemPLL dibuat secara otomatis, dan terhubung ke F-Tile Interlaken Intel FPGA IP core. Jalur hierarki SystemPLL dalam desain example adalah:

example_design.test_env_inst.test_dut.dut.pll

SystemPLL dalam desain example berbagi jam referensi 156.26 MHz yang sama dengan Transceiver.

Struktur Direktori

F-Tile Interlaken Intel FPGA IP core menghasilkan berikut ini files untuk desain exampsaya:
Gambar 5. Struktur Direktori

Tabel 2. Desain Perangkat Keras Kelample File Deskripsi
Ini files berada diample_installation_dir>/ilk_f_0_exampdirektori le_design.

File Nama	Keterangan
example_design.qpf	Proyek Intel Quartus Prime file.
example_design.qsf	Pengaturan proyek Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc	Kendala Desain Sinopsis file. Anda dapat menyalin dan memodifikasi untuk desain Anda sendiri.
sysconsole_testbench.tcl	Utama file untuk mengakses Konsol Sistem

Catatan: Dukungan perangkat keras untuk desain example akan tersedia dalam perangkat lunak Intel Quartus Prime Pro Edition versi 21.4.

Tabel 3. Meja Tes File Keterangan

Ini file ada diample_installation_dir>/ilk_f_0_example_desain/ exampdirektori le_design/rtl.

File Nama	Keterangan
top_tb.sv	Testbench tingkat atas file.

Tabel 4. Skrip Testbench

Ini files berada diample_installation_dir>/ilk_f_0_example_desain/ exampdirektori le_design/testbench

File Nama	Keterangan
jalankan_vcs.sh	Skrip Synopsys VCS untuk menjalankan testbench.
jalankan_vcsmx.sh	Skrip Synopsys VCS MX untuk menjalankan testbench.
jalankan_mentor.tcl	Skrip Siemens EDA ModelSim SE atau Questa untuk menjalankan testbench.

Simulasi Desain Example Meja Tes

Gambar 6. Prosedur

Ikuti langkah-langkah ini untuk mensimulasikan testbench:

1. Pada prompt perintah, ubah ke direktori simulasi testbench. Jalur direktori adalahample_installation_dir>/example_design/testbench.
2. Jalankan skrip simulasi untuk simulator pilihan Anda yang didukung. Skrip mengkompilasi dan menjalankan testbench di simulator. Skrip Anda harus memeriksa bahwa jumlah SOP dan EOP cocok setelah simulasi selesai.

Tabel 5. Langkah-Langkah Menjalankan Simulasi

Simulasi	Instruksi
VCS	Di baris perintah, ketik:   sh run_vcs.sh
VCS MX	Di baris perintah, ketik:   sh run_vcsmx.sh
ModelSim SE atau Questa	Di baris perintah, ketik:   vsim -lakukan run_mentor.tcl Jika Anda lebih suka mensimulasikan tanpa memunculkan GUI ModelSim, ketik:   vsim -c -lakukan run_mentor.tcl

3. Analisis hasilnya. Simulasi yang sukses mengirim dan menerima paket, dan menampilkan “Test PASSED”.

Testbench untuk desain example menyelesaikan tugas-tugas berikut:

• Membuat instance inti IP F-Tile Interlaken Intel FPGA.
• Mencetak status PHY.
• Memeriksa sinkronisasi metaframe (SYNC_LOCK) dan batas kata (blok) (WORD_LOCK).
• Menunggu jalur individu dikunci dan disejajarkan.
• Mulai mentransmisikan paket.
• Memeriksa statistik paket:
  • kesalahan CRC24
  • SOP
  • EOP

Berikut ini sample output mengilustrasikan uji coba simulasi yang sukses:

Menyusun Desain Example

1. Pastikan mantanample desain generasi selesai.
2. Dalam perangkat lunak Intel Quartus Prime Pro Edition, buka proyek Intel Quartus Primeample_installation_dir>/example_design.qpf>.
3. Pada Pemrosesan menu, klik Mulai Kompilasi.

Desain Example Deskripsi

Desain eksample menunjukkan fungsionalitas inti IP Interlaken.

Desain Example Komponen

Sang mantanample desain menghubungkan jam referensi sistem dan PLL dan komponen desain yang diperlukan. Sang mantanample design mengkonfigurasi inti IP dalam mode loopback internal dan menghasilkan paket pada antarmuka transfer data pengguna inti IP TX. Inti IP mengirimkan paket-paket ini di jalur loopback internal melalui transceiver.
Setelah penerima inti IP menerima paket di jalur loopback, ia memproses paket Interlaken dan mengirimkannya ke antarmuka transfer data pengguna RX. Sang mantanample design memeriksa apakah paket yang diterima dan dikirim cocok.
Desain F-Tile Interlaken Intel IP example mencakup komponen-komponen berikut:

1. Inti F-Tile Interlaken Intel FPGA IP
2. Generator Paket dan Pemeriksa Paket
3. Referensi F-Tile dan Jam Sistem PLL Intel FPGA IP core

Sinyal Antarmuka

Tabel 6. Desain Kelample Sinyal Antarmuka

Nama Pelabuhan	Arah	Lebar (Bit)	Keterangan
mgmt_clk	Masukan	1	Masukan jam sistem. Frekuensi jam harus 100 MHz.
pll_ref_clk	Masukan	1	Jam referensi transceiver. Menggerakkan RX CDR PLL.
rx_pin	Masukan	Jumlah jalur	Pin data penerima SERDES.
tx_pin	Keluaran	Jumlah jalur	Mengirimkan pin data SERDES.
rx_pin_n(1)	Masukan	Jumlah jalur	Pin data penerima SERDES.
tx_pin_n(1)	Keluaran	Jumlah jalur	Mengirimkan pin data SERDES.
mac_clk_pll_ref	Masukan	1	Sinyal ini harus digerakkan oleh PLL dan harus menggunakan sumber jam yang sama yang menggerakkan pll_ref_clk. Sinyal ini hanya tersedia pada variasi perangkat mode PAM4.
usr_pb_reset_n	Masukan	1	Reset sistem.

(1) Hanya tersedia di varian PAM4.

Perusahaan Intel. Seluruh hak cipta. Intel, logo Intel, dan merek Intel lainnya adalah merek dagang dari Intel Corporation atau anak perusahaannya. Intel menjamin performa produk FPGA dan semikonduktornya sesuai spesifikasi saat ini sesuai dengan garansi standar Intel, tetapi berhak melakukan perubahan pada produk dan layanan apa pun kapan saja tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban yang timbul dari aplikasi atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali secara tegas disetujui secara tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan versi terbaru dari spesifikasi perangkat sebelum mengandalkan informasi yang dipublikasikan dan sebelum memesan produk atau layanan.
*Nama dan merek lain mungkin diklaim sebagai milik orang lain.

Daftar Peta

Catatan:

• Desain Exampalamat register file dimulai dengan 0x20** sedangkan alamat register inti IP Interlaken dimulai dengan 0x10**.
• Alamat register F-tile PHY dimulai dengan 0x30** sedangkan alamat register F-tile FEC dimulai dengan 0x40**. Register FEC hanya tersedia dalam mode PAM4.
• Kode akses: RO—Hanya Baca, dan RW—Baca/Tulis.
• Konsol sistem membaca desain example mendaftar dan melaporkan status pengujian di layar.

Tabel 7. Desain Kelample Daftar Peta

Mengimbangi	Nama	Mengakses	Keterangan
8'h00	Disimpan
8'h01	Disimpan
8'h02	Atur ulang sistem PLL	RO	Bit berikut menunjukkan permintaan reset sistem PLL dan nilai aktifkan: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	Jalur RX sejajar	RO	Menunjukkan keselarasan jalur RX.
8'h04	KATA terkunci	RO	[NUM_LANES–1:0] – Identifikasi batas kata (blok).
8'h05	Sinkronisasi terkunci	RO	[NUM_LANES–1:0] – Sinkronisasi metaframe.
8'h06 - 8'h09	Jumlah kesalahan CRC32	RO	Menunjukkan jumlah kesalahan CRC32.
8'h0A	Jumlah kesalahan CRC24	RO	Menunjukkan jumlah kesalahan CRC24.
8'h0B	Sinyal Overflow/Underflow	RO	Bit berikut menunjukkan: • Bit [3] – sinyal underflow TX • Bit [2] – sinyal luapan TX • Bit [1] – Sinyal luapan RX
8'h0C	hitungan SOP	RO	Menunjukkan jumlah SOP.
8'h0D	Hitungan EOP	RO	Menunjukkan jumlah EOP
8'h0E	Jumlah kesalahan	RO	Menunjukkan jumlah kesalahan berikut: • Hilangnya alinyemen lajur • Kata kontrol ilegal • Pola pembingkaian ilegal • Tidak ada SOP atau indikator EOP
8'h0F	kirim_data_mm_clk	RW	Tulis 1 ke bit [0] untuk mengaktifkan sinyal generator.
8'h10	Kesalahan pemeriksa		Menunjukkan kesalahan pemeriksa. (kesalahan data SOP, kesalahan nomor saluran, dan kesalahan data PLD)
8'h11	Kunci sistem PLL	RO	Bit [0] menunjukkan indikasi kunci PLL.
8'h14	Hitungan SOP TX	RO	Menunjukkan jumlah SOP yang dihasilkan oleh pembuat paket.
8'h15	Hitungan TX EOP	RO	Menunjukkan jumlah EOP yang dihasilkan oleh generator paket.
8'h16	Paket terus menerus	RW	Tulis 1 ke bit [0] untuk mengaktifkan paket kontinu.
lanjutan…

Mengimbangi	Nama	Mengakses	Keterangan
8'h39	Hitungan kesalahan ECC	RO	Menunjukkan jumlah kesalahan ECC.
8'h40	Jumlah kesalahan yang dikoreksi ECC	RO	Menunjukkan jumlah kesalahan ECC yang diperbaiki.
8'h50	ubin_tx_rst_n	WO	Tile reset ke SRC untuk TX.
8'h51	ubin_rx_rst_n	WO	Tile reset ke SRC untuk RX.
8'h52	tile_tx_first_ack_n	RO	Tile reset mengakui dari SRC untuk TX.
8'h53	tile_rx_first_ack_n	RO	Tile reset mengakui dari SRC untuk RX.

Mengatur ulang

Dalam inti IP F-Tile Interlaken Intel FPGA, Anda memulai reset (reset_n=0) dan tahan hingga inti IP mengembalikan pengakuan reset (reset_ack_n=0). Setelah reset dihapus (reset_n=1), reset mengakui kembali ke keadaan awal
(reset_ack_n=1). Dalam desain example, register rst_ack_sticky menyimpan pernyataan pengakuan reset dan kemudian memicu penghapusan reset (reset_n=1). Anda dapat menggunakan metode alternatif yang sesuai dengan kebutuhan desain Anda.

Penting: Dalam skenario apa pun di mana loopback serial internal diperlukan, Anda harus melepaskan TX dan RX dari ubin-F secara terpisah dalam urutan tertentu. Lihat skrip konsol sistem untuk informasi lebih lanjut.

Gambar 7.Urutan Reset pada Mode NRZ

Gambar 8.Urutan Reset pada Mode PAM4

F-Tile Interlaken Intel FPGA IP Desain Example Arsip Panduan Pengguna

Jika versi inti IP tidak terdaftar, panduan pengguna untuk versi inti IP sebelumnya berlaku.

Versi Intel Quartus Prime	Versi Inti IP	Panduan Pengguna
21.2	2.0.0	F-Tile Interlaken Intel FPGA IP Desain Example Panduan Pengguna

Riwayat Revisi Dokumen untuk F-Tile Interlaken Intel FPGA IP Design Example Panduan Pengguna

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Perubahan
2021.10.04	21.3	3.0.0	• Menambahkan dukungan untuk kombinasi tarif lajur baru. Untuk informasi lebih lanjut, lihat Tabel: Kombinasi Jumlah Jalur dan Kecepatan Data yang Didukung IP. • Memperbarui daftar simulator yang didukung di bagian: Persyaratan Perangkat Keras dan Perangkat Lunak. • Menambahkan register reset baru di bagian: Daftar Peta.
2021.06.21	21.2	2.0.0	Rilis awal.

Dokumen / Sumber Daya

intel F-Tile Interlaken Intel FPGA IP Desain Example [Bahasa Indonesia:] Panduan Pengguna F-Tile Interlaken Intel FPGA IP Desain Example, F-Tile, Desain IP Intel FPGA Interlaken Example, Desain IP Intel FPGA Example, Desain IP Kelample, Desain Example

Referensi

• Panduan Pengguna